双精度64位浮点乘法运算单元的设计与实现
发布时间：2020-10-31 06:49
在浮点运算中,乘法运算效率直接决定处理器的主频,同时乘法运算又以整数加法运算为基础。因此设计一种执行效率较高的整数加法结构和浮点乘法结构对处理器性能的提高可以起到很重要的作用。本文分析了当前各种整数加法算法,包括行波进位加法、超前进位加法、进位选择加法等,提出了一种以半加器为基础的整数加法算法——桶形整数加法算法,着重讨论了算法的基本原理,详细分析了算法的时间、面积复杂度,并通过FPGA对算法进行了仿真验证,最后在速度、面积上与传统整数加法器进行了分析比较,证明了桶形整数加法器具备了较快的运行速度,并且在高位加法上优势明显,为后面浮点乘法器的设计打下了良好的基础。在浮点乘法算法方面,本文通过对古印度Vedic乘法的研究,提出了将其应用到二进制整数乘法的设计中,详细阐述了基于Vedic二进制整数乘法的原理,并在部分积压缩与最后累加阶段引入桶形整数加法器,以提高求和的速度。针对IEEE-754浮点格式标准,提出了基于Vedic算法的双精度浮点乘法运算的实现方案;采用Verilog硬件描述语言完成了运算单元的设计,并使用SOPC Builder工具将运算单元通过Avalon互联架构与NiosⅡ处理器相结合,基于Cyclone FPGA硬件平台实现了整个系统;同时对运算单元进行了模块测试与整体验证,证明了本方案达到了正确性的设计要求,且具备较快的运行速度,具有很好的实用性。
【学位单位】：中南大学
【学位级别】：硕士
【学位年份】：2009
【中图分类】：TP332.22
【部分图文】：
1.3.4硬件平台实验平台采用由长沙金泉公司提供的JQ一SoPC开发系统教学实验平台，实际电路板如图1一2所示，包括主板与500万像素的相机模块。主板硬件资源包括FPoA芯片 eyeloneIxEP2e35F672[，，]、33126个逻辑单元、105个 M4KRAM模块、35个嵌入式乘法器、4个PLL锁相环、 512KByte高速异步SRAM、 SMByte高速SDARM、 4MByte快速FLASH、 10/100以太网控制器、 RS一232串口、s色的VGA接口、PS/2鼠标、键盘接口、USB2.0高速数据接口、红外线收发器。该实验平台能满足本文研究目标的要求方便的进行FPGA、DSP算法的仿真评估以及护核的设计。
5.2.1Nios核与Avalon总线接口Nins核与Alalon总线接口是本系统的重要组成部分，其功能为通过定制的Nio:软核处理器来驱动、控制和验证浮点乘法运算单元lv7]，结构如图5一2所不。NIOSH处理器核Arbitrage其他AvalonSlave控制组件va10A口 DataMaster定制的浮点运算单元AlalonSlave控制器组件浮点乘法运算单元 InstruetionMaster图5一ZNios核与Avalon总线接口框图处理器核使用定制的标准型32位Nios核即可 (NjosIFs)，如图5一3所示，但需将其片内RAM配置修改为SKB，以免在bulld的时候出现“ funmemory”错误，且 JTAGDebugModule打开以方便调试，基地址、异常中断处理地址等都通过自动分配获得。 COreNio公11S目Od.峭沁.翔公目叮.二 N10511Se泌CtorG幼闷eF.ml尔Cyd如。.1、叫确二SO。姗妞c详月吐O自.r『eISh峨.『肠目.C.Ch.Per留orm。们心e讨匀D州洲z饰tos口M甲SLq卿 cUs饵神以习.70OLEs伪川明由价.甘hpr.d阮幻on鼎瓤赢薰瓢赢蘸蘸瓤如to5’~12臼)1娜00L仁尽瑕溺绷粥翎熟珊熟璐貂镶敷释多嫉袱衣帐呢留袅踢舀嵌法橄沦滩翅素策1400.1600L〔5*~。~‘硒翻洲口翻日.白日.敬口、~。一图5一3Nins核的定制Avalon总线接口的设计相对而言较复杂，是本系统中输入输出最多的模块
硕士学位论文第五章64位双精度浮点乘法器的硬件设计outPutghesreset;一运算单元的复位信号outPut[63:0]o几a卜64位被乘数outPut【63:0』叩少卜64位乘数i即ut[5:o]status;一6位状态码input[63:0]代七川扮64位积值endmodule模块以组件的方式添加进Niosn处理器核，寄存器的基地值设置为0x00003000，如图5一4所示。
【引证文献】
本文编号：2863597
【学位单位】：中南大学
【学位级别】：硕士
【学位年份】：2009
【中图分类】：TP332.22
【部分图文】：
1.3.4硬件平台实验平台采用由长沙金泉公司提供的JQ一SoPC开发系统教学实验平台，实际电路板如图1一2所示，包括主板与500万像素的相机模块。主板硬件资源包括FPoA芯片 eyeloneIxEP2e35F672[，，]、33126个逻辑单元、105个 M4KRAM模块、35个嵌入式乘法器、4个PLL锁相环、 512KByte高速异步SRAM、 SMByte高速SDARM、 4MByte快速FLASH、 10/100以太网控制器、 RS一232串口、s色的VGA接口、PS/2鼠标、键盘接口、USB2.0高速数据接口、红外线收发器。该实验平台能满足本文研究目标的要求方便的进行FPGA、DSP算法的仿真评估以及护核的设计。
5.2.1Nios核与Avalon总线接口Nins核与Alalon总线接口是本系统的重要组成部分，其功能为通过定制的Nio:软核处理器来驱动、控制和验证浮点乘法运算单元lv7]，结构如图5一2所不。NIOSH处理器核Arbitrage其他AvalonSlave控制组件va10A口 DataMaster定制的浮点运算单元AlalonSlave控制器组件浮点乘法运算单元 InstruetionMaster图5一ZNios核与Avalon总线接口框图处理器核使用定制的标准型32位Nios核即可 (NjosIFs)，如图5一3所示，但需将其片内RAM配置修改为SKB，以免在bulld的时候出现“ funmemory”错误，且 JTAGDebugModule打开以方便调试，基地址、异常中断处理地址等都通过自动分配获得。 COreNio公11S目Od.峭沁.翔公目叮.二 N10511Se泌CtorG幼闷eF.ml尔Cyd如。.1、叫确二SO。姗妞c详月吐O自.r『eISh峨.『肠目.C.Ch.Per留orm。们心e讨匀D州洲z饰tos口M甲SLq卿 cUs饵神以习.70OLEs伪川明由价.甘hpr.d阮幻on鼎瓤赢薰瓢赢蘸蘸瓤如to5’~12臼)1娜00L仁尽瑕溺绷粥翎熟珊熟璐貂镶敷释多嫉袱衣帐呢留袅踢舀嵌法橄沦滩翅素策1400.1600L〔5*~。~‘硒翻洲口翻日.白日.敬口、~。一图5一3Nins核的定制Avalon总线接口的设计相对而言较复杂，是本系统中输入输出最多的模块
硕士学位论文第五章64位双精度浮点乘法器的硬件设计outPutghesreset;一运算单元的复位信号outPut[63:0]o几a卜64位被乘数outPut【63:0』叩少卜64位乘数i即ut[5:o]status;一6位状态码input[63:0]代七川扮64位积值endmodule模块以组件的方式添加进Niosn处理器核，寄存器的基地值设置为0x00003000，如图5一4所示。
【引证文献】
相关期刊论文 前1条
1 张镇;冯婧;;高性能桶形整数加法器的设计[J];计算机应用;2010年11期
本文编号：2863597
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