DDRⅡ存储控制器物理设计及软错误技术研究

发布时间：2020-11-12 06:24

　　 随着空天技术的飞速发展,对抗辐照集成电路的需求越来越高。DDR存储控制器是集成电路内部的重要模块,是系统芯片与存储颗粒之间沟通的桥梁。软错误是导致芯片在太空环境中失效的主要原因。因此研究DDR存储控制器的物理设计及软错误加固技术具有非常重要的意义。本文基于SMIC40nm CMOS工艺,完成了400MHz的DDRⅡ存储控制器的版图设计。采用层次化的设计方法,将DDRⅡ存储控制器分为DDR顶层、data_slice和DLL三个模块分别进行版图设计,解决了设计过程中EDA工具运行时间过长、迭代次数过多的问题。通过合理规划布局,调整电源网络方案,设置模块约束的方法,解决了DDR顶层布线过程中存在的大量拥塞。采用手动规划时钟网络、添加反相器的方法解决了时钟信号到data_slice模块的时钟平衡问题。通过利用时钟网络的有用偏差,给时序单元时钟端口设置插入延时的方法,大大降低了data_slice模块的时序收敛难度。采用静态时序分析的方法,对DDRⅡ存储控制器版图进行了时序验证。为了解决DDRⅡ存储控制器在不同工作条件下时序可靠性的问题,在工艺、电压、温度等不同工艺角下对其进行了时序验证。对于时序验证过程中出现的时序违反,采用ECO的方法给以修复。为了确保DDRⅡ存储控制器最终网表与初始网表功能一致,对其进行了功能等价检查。DRC、LVS、Antenna检查结果表明,DDRⅡ存储控制器的物理设计达到验收标准。基于已经完成的DDRⅡ存储控制器版图,本文提出了一种选择性电路单元加固方法。构建软错误发生模型,利用镜像分析的方法,得到电路中触发器的敏感性。通过脚本的方式重复软错误实验,筛选出敏感系数比较高的触发器。采用抗辐照标准单元替换的方法,完成了DLL模块的软错误加固。分析结果表明,选择性电路单元加固方法可以在不影响电路性能的基础上实现软错误加固。
【学位单位】：西安电子科技大学
【学位级别】：硕士
【学位年份】：2019
【中图分类】：TP333
【部分图文】：

图2.7 存储体电源网络连接图域电源网络的连接如图 2.8 所示。首先由纵向的电源条 M3 相连，然后横向的 M7 与纵向的 M6 通过 V6 孔互连。相邻互连，一层一层往上完成最终电源网络的互连。

Pin的布局与IObuffer图

Placement后拥塞报告图
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本文编号：2880377