基于cPCI总线的高速数据接收卡设计

发布时间：2020-11-14 12:20

　　 数据传输及存储是数字信号处理的基础工作，对数字系统性能具有重要的影响。随着信息技术的发展，数据量急剧增加，对高速、大容量的数据记录设备提出了更高的性能要求。 本课题在SAR数据采集与存储的应用背景下，研究了基于CompactPCI总线的高速数据接收卡的设计和实现。课题设计以CASSAR-EL01项目数据记录器接收单元为基础，选用了64bit、66Mhz的cPCI系统总线以满足高速数据传输的需要。在各模块设计中，采用Ti SN65系列高速信号接收芯片转换源差分数据流；采用2片IDT72T36135M芯片深度扩展构建4MB容量的FIFO缓存；采用MAXII系列CPLD实现FIFO与局部总线间的逻辑连接；采用PLX PCI 9656芯片桥接cPCI系统总线与局部总线。 文章详细介绍了高速数据接收卡的总体设计结构与各功能模块的配置方案，针对高速数字设计中的信号时序和完整性问题进行了初步的分析，并介绍了在Windows系统下基于WinDriver结构的调试程序编程。
【学位单位】：中国科学院研究生院（电子学研究所）
【学位级别】：硕士
【学位年份】：2007
【中图分类】：TP334.7
【文章目录】：
摘要
Abstract
第1章 绪论
    1.1 课题背景
    1.2 设计基础
        1.2.1 系统结构
        1.2.2 数据接收卡
        1.2.3 PCI与cPCI总线
    1.3 设计特点
    1.4 论文结构
第2章 硬件设计方案
    2.1 接收卡的设计布局
    2.2 PLX PCI9656
        2.2.1 PCI 9656的数传方式
        2.2.2 PCI 9656的Local总线类型
        2.2.3 PCI 9656的配置
        2.2.4 PCI 9656的管脚连接
    2.3 MAXII CPLD
        2.3.1 MAXII特征及选型
        2.3.2 CPLD逻辑实现
        2.3.3 I/O管脚
        2.3.4 JTAG配置
        2.3.5 资源利用
    2.4 IDT FIFOs
        2.4.1 FIFO特色
        2.4.2 FIFO工作模式
        2.4.3 FIFO扩展及应用
        2.4.4 FIFO管脚连接
    2.5 Ti LVDT386/LVDS390
    2.6 时钟源
    2.7 TPS75525
第3章 PCB设计事项
    3.1 PCB板层设置
    3.2 信号时序
    3.3 信号完整性
        3.3.1 信号反射
        3.3.2 信号串扰
        3.3.3 电源设计
第4章 调试程序
    4.1 开发工具的选择
    4.2 WinDriver驱动程序的结构
    4.3 驱动程序流程
    4.4 WinDriver模块的开启与关闭
    4.5 设备Handle的建立与关闭
    4.6 设备的I/O与Memory访问
    4.7 访问EEPROM
    4.8 DMA
        4.8.1 DMA缓存的建立与释放
        4.8.2 配置DMA寄存器
        4.8.3 启动DMA传输
        4.8.4 中断的应用
    4.9 复位接收卡
第5章 设备测试
    5.1 测试平台
    5.2 测试流程及结果
    5.3 问题及设想
    5.4 工作建议
第6章 结束语
附录
参考文献
攻读硕士期间发表的论文
致谢

【引证文献】

相关硕士学位论文 前3条

1 闫永胜;基于CPCI总线的测井数据采集卡的研究与开发[D];兰州大学;2010年

2 李祎;宽频段收发信机控制平台的设计与实现[D];电子科技大学;2012年

3 蒋勋;基于CPCI的模块化射频设备控制平台设计[D];电子科技大学;2013年

本文编号：2883472