基于DDR2 SDRAM的DSO大容量存储技术的研究

发布时间：2020-12-08 00:52

　　随着科学技术的飞跃发展,人们对数字存储示波器的性能要求也越来越高。希望数字存储示波器（DSO）能够具有较高的波形捕获率,高质量地显示波形细节,以便对问题进行分析。这就对数字存储示波器的输入带宽、实时采样率、存储深度提出了更高的要求。现在,ADC及存储器件（特别是成熟的DDR2 SDRAM存储技术）的发展,都支持着数字存储示波器向着高采样率、深存储等技术方向发展。使得研发高性能的数字存储示波器成为可能并且十分必要,于是,对2Gsps数字存储示波器进行研发。当今世界瞬息万变,科学技术的不断发展加速了电子产品的更新换代。作为重要测量工具的数字存储示波器,如何提高仪器的测试性能、缩短研发周期也变得十分重要。于是,采用模块化设计的思想针对“2Gsps数字存储示波器”项目,设计了基于DSO的高性能数据采集板,对基于DDR2 SDRAM的DSO大容量存储技术进行研究并实现其功能。通过和其它模块（如主控板、通道板、时钟源、LCD及键盘等）组合成一台高性能的数字存储示波器。本文根据DSO的数据存储特点并结合DDR2 SDRAM存储技术,设计出适用于DSO采集控制系统及DDR2 SDRAM存储模块。实现了... 

【文章来源】：电子科技大学四川省 211工程院校 985工程院校 教育部直属院校

【文章页数】：75 页

【学位级别】：硕士

【部分图文】：

采用一个帧同步信号的PPI通信接口示意图

(6)、输入时钟信号的电平兼容 PECL 和 LVDS 两种电平标准；(7)、1.5GHz 的全功率输入带宽(-3dB)。ADC 数据输出缓冲接口的供电电压 2.25V 是+5V 电源通过 LM1117 线性转换而来。系统上电后，主控板会对 ADC 进行配置，使 ADC 工作在交替采样模式下，实现每通道 2Gsps 采样率。采样数据分 2 路输出，每路 8bit 数据位宽，传输速率为 1GHz，并伴随 500MHz 输出时钟上下沿传输，时序图见图 2-4。

10图 2-5 M470T2864EH3-CF7 内存条结构图[9]DDR2 存储芯片的数据位宽为 16bit，芯片为 8Mbit×16I/O×8 banks，有 13根行地址线(A12~A0)、10 根列地址线(A9~A0)，地址线行列复用。从内存条结构图上可以看到每 2 颗并联的 DDR2 存储芯片完成对 1 组 16bit 数据的存储，通过对这 2 颗 DDR2 芯片的分时存储便可以实现 256M Byte 的存储深度。现在将 D0、D1、D2、D3 做为第一排(Rank)，D4、D5、D6、D7 为第二排，每排完成 64bit数据位宽的存储，这两排 DDR2 存储芯片除了 CS#、CKE、ODT 信号，其它信号线共用。图 2-5 上地址线有 14 根，实际上 K4T1G164QE 芯片的行列地址复用信号线只有 13 根(A12~A0)。关于 DDR2 SDRAM 存储技术，会在第 4 章分析介绍。


本文编号：2904167