基于固态存储技术的中频采集与回放系统设计与实现
发布时间：2020-12-21 09:22
本课题结合实际的装备研究需求,以某型雷达导引头为应用背景,设计实现了一个雷达信息实时采集、存储与回放系统。本文首先对中频采集存储与回放系统的基本组成、工作原理和发展现状进行了研究,在现有的研究基础和技术水平上提出了一种基于固态存储技术和PXIE(PXI Express)总线的模块化设计方法,满足了中频采集与回放系统对高数据率、大数据容量存储的需求。其次,基于FPGA设计实现了该系统中必备的中频信号采集模块、中频信号回放模块、存储模块以及处理控制核心模块等;最后,针对中频采集、回放模块和固态存储模块进行了关键参数测试,测试结果表明,系统采样精度为14bits,有效采样位数最低可达到8.5bits,系统回放精度为14bits,存储深度最大为576GB,系统的采样精度和存储深度有较大提高,能够满足本项目雷达导引头的要求。
【文章来源】：国防科技大学湖南省 211工程院校 985工程院校
【文章页数】：68 页
【学位级别】：硕士
【部分图文】：
ADS6149前端单端与差分信号转换设计图
图 3.3 ADS6149 硬件电路图3.1.4 FPGA 电路设计在本设计中，FPGA部分完成模数转换采样数据的接收、处理以及传输功能，且由于FPGA厂商提供了标准的外围电路，故FPGA部分电路设计主要是FPGA型号的选择。本设计采用XILINX公司的VIRTEX-4 系列FPGA，以配合高速数据采集部分。Virtex-4 的性能特点如 表 3.2 所示：表 3.2 Virtex-4 性能特点性能500 MHz 系统时钟技术1Gb/s SelectIO 并行 I/O622 Mb/s–6.5 Gb/s RocketIO 收发器256GMACS （18x18） 数字信号处理电路450 MHz，680 DMIPS PowerPC 处理-单个器件内的 DMIPS 高达 1360集成度高200，000 逻辑单元：实现大型 SoC 设计嵌入式功能：提高有效逻辑容量并降低器件成本降低功耗
图 3.5 ADC 的信噪比电路设计常用的一些器件，在很多设计中，多采用，DSP）产生一个时钟作为ADC的采样时钟，这是A素质约了系统性能的提高。表 3.3 常见器件的时钟抖动常见的门类型 抖动单片机 0.5~10nsFPGA 33~200ps74LS00 4.94ps74HCT00 2.2ps74ACT00 0.99psMC100EL16（PECL） 0.70ps对于高速 ADC 系统而言至关重要 ，一个高质量的关键。这是因为时钟信号的时序准确性直接影响源是不会抖动的，因此 ADC 可以精确的在每个固实际电路中各种不确定的因素都会造成时钟的抖动注 芯 片 引 入 的 抖 动 ， 根 据 抖 动 和 ADC 信 噪
【参考文献】：
期刊论文
[1]一种实现雷达料位仪LFMCW新方法的研究[J]. 吴海青,封维忠. 现代电子技术. 2009(23)
[2]雷达视频回波信号的实时采集、显示与存储系统[J]. 宋杰,何友,唐小明,邱军海. 数据采集与处理. 2006(01)
[3]高速雷达数字信号发生器的FPGA设计与实现技巧[J]. 赵彦全,齐伟民. 微计算机信息. 2006(08)
[4]基于CPLD的多路全并行连续数据采集技术研究[J]. 袁亮,古天祥. 电子测量与仪器学报. 2006(01)
[5]高速实时数据采集装置及其测量方法[J]. 冯健,张化光. 仪器仪表学报. 2005(S1)
[6]低速CPU系统中高速采样与海量缓存的实现[J]. 施海宁,王加俊,金心明,姚建林. 现代电子技术. 2005(20)
[7]一种通用雷达数据采集卡设计方法[J]. 张乐锋,吴建辉,郁文贤,胡卫东,夏胜平. 系统工程与电子技术. 2005(04)
[8]高速多路实时数据采集处理系统设计[J]. 肖金球,冯翼,仲嘉霖. 计算机工程. 2004(24)
[9]基于多相滤波器的信道化接收机及其应用研究[J]. 付永庆,李裕. 信号处理. 2004(05)
[10]软件无线电的直接射频采样ADC系统研究[J]. 彭安金,李凤保,古天祥. 仪器仪表学报. 2003(04)
本文编号：2929591
【文章来源】：国防科技大学湖南省 211工程院校 985工程院校
【文章页数】：68 页
【学位级别】：硕士
【部分图文】：
ADS6149前端单端与差分信号转换设计图
图 3.3 ADS6149 硬件电路图3.1.4 FPGA 电路设计在本设计中，FPGA部分完成模数转换采样数据的接收、处理以及传输功能，且由于FPGA厂商提供了标准的外围电路，故FPGA部分电路设计主要是FPGA型号的选择。本设计采用XILINX公司的VIRTEX-4 系列FPGA，以配合高速数据采集部分。Virtex-4 的性能特点如 表 3.2 所示：表 3.2 Virtex-4 性能特点性能500 MHz 系统时钟技术1Gb/s SelectIO 并行 I/O622 Mb/s–6.5 Gb/s RocketIO 收发器256GMACS （18x18） 数字信号处理电路450 MHz，680 DMIPS PowerPC 处理-单个器件内的 DMIPS 高达 1360集成度高200，000 逻辑单元：实现大型 SoC 设计嵌入式功能：提高有效逻辑容量并降低器件成本降低功耗
图 3.5 ADC 的信噪比电路设计常用的一些器件，在很多设计中，多采用，DSP）产生一个时钟作为ADC的采样时钟，这是A素质约了系统性能的提高。表 3.3 常见器件的时钟抖动常见的门类型 抖动单片机 0.5~10nsFPGA 33~200ps74LS00 4.94ps74HCT00 2.2ps74ACT00 0.99psMC100EL16（PECL） 0.70ps对于高速 ADC 系统而言至关重要 ，一个高质量的关键。这是因为时钟信号的时序准确性直接影响源是不会抖动的，因此 ADC 可以精确的在每个固实际电路中各种不确定的因素都会造成时钟的抖动注 芯 片 引 入 的 抖 动 ， 根 据 抖 动 和 ADC 信 噪
【参考文献】：
期刊论文
[1]一种实现雷达料位仪LFMCW新方法的研究[J]. 吴海青,封维忠. 现代电子技术. 2009(23)
[2]雷达视频回波信号的实时采集、显示与存储系统[J]. 宋杰,何友,唐小明,邱军海. 数据采集与处理. 2006(01)
[3]高速雷达数字信号发生器的FPGA设计与实现技巧[J]. 赵彦全,齐伟民. 微计算机信息. 2006(08)
[4]基于CPLD的多路全并行连续数据采集技术研究[J]. 袁亮,古天祥. 电子测量与仪器学报. 2006(01)
[5]高速实时数据采集装置及其测量方法[J]. 冯健,张化光. 仪器仪表学报. 2005(S1)
[6]低速CPU系统中高速采样与海量缓存的实现[J]. 施海宁,王加俊,金心明,姚建林. 现代电子技术. 2005(20)
[7]一种通用雷达数据采集卡设计方法[J]. 张乐锋,吴建辉,郁文贤,胡卫东,夏胜平. 系统工程与电子技术. 2005(04)
[8]高速多路实时数据采集处理系统设计[J]. 肖金球,冯翼,仲嘉霖. 计算机工程. 2004(24)
[9]基于多相滤波器的信道化接收机及其应用研究[J]. 付永庆,李裕. 信号处理. 2004(05)
[10]软件无线电的直接射频采样ADC系统研究[J]. 彭安金,李凤保,古天祥. 仪器仪表学报. 2003(04)
本文编号：2929591
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