嵌入式存储器测试算法的研究与实现

发布时间：2020-12-22 07:22

　　随着深亚微米技术的发展,嵌入式存储器在片上系统芯片(SoC)上占有越来越多的比重。由于嵌入式存储器中晶体管密集,存在高布线密度、高复杂度和高工作频率等因素,很容易发生物理缺陷。因此,研究高效率的测试算法,建立有效地嵌入式存储器测试方法,对提高芯片成品率,降低芯片生产成本具有十分重要的意义。测试算法是存储器测试的核心内容。算法的推导需要在故障覆盖率和算法复杂度上进行折衷。因此,如何得到低复杂度、高故障覆盖率的算法,是算法研究的难点。同时,存储器内建自测试(MBIST)电路作为附加测试电路,要求具有尽可能小的面积及功耗,而且不能影响存储器电路的正常工作。本文从单一单元故障和耦合故障的13种存储器故障类型的研究出发,针对每种故障原语提出对应的March测试算法,通过这些测试算法的优化合并,推导出65nm工艺要求下的新型March 28算法,新算法可以检测所有现实的连接性故障、单一单元故障、耦合故障和数据保持故障,并且复杂度减少12.5%。对于用户自定义March算法的研究有一定的理论参考价值。之后生成了针对新算法的MBIST电路,在进行了优化升级之后应用于SoC上84个嵌入式存储器的测试,最... 

【文章来源】：西安电子科技大学陕西省 211工程院校 教育部直属院校

【文章页数】：84 页

【学位级别】：硕士

【部分图文】：

测试成本与制造成本的变化趋势

1)基于扫描的可测性设计方法随着集成电路规模的扩大和时序逻辑数目的增加，依靠时序 ATPG 方法来进行测试向量生成所需要的时间将变得不可忍受，同时也会导致故障模拟、故障分析与测试设备相关费用的增加。一个很自然的想法就是把时序逻辑转化为组合逻辑然后再进行测试向量的生成。扫描可测性设计的基本思想就是在测试模式下把时序逻辑中的寄存器单元首尾相连形成扫描连，每个扫描单元的状态可以通过从扫描输入端串行输入数据来确定，扫描单元也可以用来捕获电路内部节点的逻辑值，并通过扫描输出端来观测。扫描可测性设计前后的电路示意图如图 1.2 所示：扫描链相当于把每个寄存器在测试模式下转化为待测电路的“伪”基本输入和“伪”基本输出端，扫描寄存器的输入输出与待测电路的基本输入输出端有相同的可控制性和可观测性，大大提高了待测电路内部节点的可控制性和可观测性，扫描链消除了待测电路内部的时序逻辑，可以通过组合 ATPG 方法来生成高效的测试向量，有效降低了电路在测试向量生成、故障模拟和故障分析等各方面的费用。

嵌入式存储器测试算法的研究与实现4八十年代欧洲 IC 制造商组成欧洲联合测试行动组（JETAG）来共同解决 PCB 板的测试问题，随着越来越多的公司加入，欧洲联合行动组改名为联合测试行动组（JTAG），JTAG 开发的测试标准被称为边界扫描标准（Boundary Scan Standard），IEEE 测试技术委员会根据边界标准也制定了相应的板级测试标准——IEEE 1149.1,虽然这两个标准之间有一定的差别，但通常所说的边界扫描就是指 IEEE 1149.1。边界扫描通过在芯片的输入输出管脚和内部逻辑之间插入边界扫描单元，并把这些边界扫描单元依次连成扫描链，在正常工作状态下边界扫描单元并不影响芯片的输入输出，测试模式下可以通过边界扫描单元控制或观测芯片各个管脚的信号。根据测试标准，不同的芯片中都可以包括相同的可测性设计电路，当含有边界扫描电路的芯片集成到 PCB 板上时，可以方便地实现芯片之间的互联测试，芯片与芯片之间的隔离，芯片的自测试等功能。边界扫描测试标准的制定有利于实现芯片板级测试的复用，提高了 PCB 板的测试效率，降低了测试费用。

【参考文献】：
期刊论文
[1]IC测试原理-存储器和逻辑芯片的测试[J]. 许伟达.  半导体技术. 2006(05)
[2]嵌入式存储器MBIST设计中内建自诊断功能研究[J]. 王晓琴,黑勇,吴斌,乔树山.  电子器件. 2005(04)



本文编号：2931374