面向多核微处理器芯片的高效能I/O体系结构及其实现技术
发布时间：2020-12-27 00:49
人类对计算能力的需求、新体系结构和新工艺这三驾马车推动着作为现代高端计算机系统核心和引擎的高性能微处理器性能的不断提升。并行片上系统PSoC(Parallel System on Chip)的多核结构成为当前高性能微处理器的主要形态。随着计算机技术的不断发展,高端微处理器已经从追求单一的高性能转向追求综合的高效能,以求解决当前高性能计算领域所面临的实用性能、可编程性与成本、可移植性、鲁棒性等方面的问题。本文着重研究了多核微处理器中高效能I/O体系结构及其实现技术,从涵盖I/O的存储一致性模型、I/O性能优化方法、I/O虚拟化技术、I/O功耗优化方法和容错设计方法等方面展开研究,在体系结构一级探索解决多核处理器I/O系统的易编程、高性能、易用性、低功耗和可靠性等问题。论文的研究工作和创新点主要有以下几点:1、提出了面向多核结构的扩展I/O广义存储一致性模型本文针对多核结构中I/O相关的存储一致性问题展开研究。采用生产者和消费者模型,从时间和空间角度对多核处理器芯片内I/O一致性问题产生的原因进行分析,并提出了解决策略;针对多个处理器芯片直连构成的SMP系统中远程I/O访问带来的一致性问题...
【文章来源】：国防科技大学湖南省 211工程院校 985工程院校
【文章页数】：174 页
【学位级别】：博士
【部分图文】：
SPARCT2体系结构图
在图 2.3（a）定义的访问序列中，处理器核iPU 通过 LOAD 操作从存储据，同时把数据副本保存在自己的私有 Cache 中，紧接着又通过 STORE了私有 Cache 中的数据副本；与此同时，jIOU 发起了一个到存储器相同MA 读操作，并直接从存储器中返回了数据，由于取到的不是更新后的最此返回的是旧的错误数据，系统出现了 I/O 数据不一致的情况。在图 2.的访问序列中，处理器核iPU 先通过 LOAD 操作从存储器取数据，并把保存在自己的私有 Cache 中，然后jIOU 通过 DMA 写操作更新存储器中数有失效或更新 Cache 中其它数据副本。之后，处理器核又通过 LOAD 操该数据，由于其私有 Cache 中保存了数据副本，Cache 命中，直接从 Cac数据。但由于数据已经在存储器中更新，因此从 Cache 中返回的是旧的。因此系统中也出现了 I/O 数据不一致性的情况。为了描述这种由于数据存储位置造成的 I/O 一致性问题，我们做如下定义定义 2.7 多副本系统如果系统在数据存储集pcS 的不同位置保存有同一数据的多个副本，我们
前面我们分析了导致 I/O 数据不一致的原因，并通过例子和定理对 I/O 数据不一致产生的过程进行了说明和定义。根据上面的定义，我们按照引发 I/O 数据一致性问题的原因对 I/O 一致性问题进行了分类。如图 2.4 所示。图 2.4 I/O 一致性问题产生原因分类从图 2.4 中可以看出，可能引起 I/O 一致性问题的源可以按照数据访问时机和数据访问位置分为两大类，每一类中，又可以根据数据相关性分为 RAW 引起的、WAR 引起的和 WAW 引起的三种。I/O 一致性问题分类清楚地说明了引起 I/O 数据不一致的不同原因和它们的相互关系，这将成为我们分析和求解 I/O 一致性问题的基础。2.3 I/O 一致性问题处理策略本节分别对数据访问时机和数据访问位置引入的 I/O 一致性问题提出解决策略。解决 I/O 一致性问题的根本就是要打破产生数据不一致的点，避免不合适的数据访问时机或对错误数据存储位置的访问。2.3.1 数据访问时机引起的一致性问题
【参考文献】：
期刊论文
[1]涵盖I/O的广义存储一致性模型[J]. 李琼,邓明堂,杨学军. 国防科技大学学报. 2010(01)
[2]用于低功耗编译的SPM部件功耗模型研究[J]. 蒋湘涛,胡志刚,贺建飚. 电子与信息学报. 2009(04)
[3]一种支持事务内I/O操作的事务存储系统结构[J]. 刘轶,李明修,张昕,李鹤,焦林,钱德沛. 电子学报. 2009(02)
[4]一种星载计算机数据流软故障纠正算法[J]. 李爱国,洪炳镕,王司. 宇航学报. 2007(04)
[5]全耗尽CMOS/SOI工艺[J]. 刘新宇,孙海峰,刘洪民,陈焕章,扈焕章,海潮和,和致经,吴德馨. 半导体学报. 2003(01)
博士论文
[1]面向科学计算应用的多核处理器Cache划分策略研究[D]. 所光.国防科学技术大学 2009
[2]面向高性能计算的可扩展I/O体系结构研究与实现[D]. 李琼.国防科学技术大学 2009
[3]多核微处理器容软错误设计关键技术研究[D]. 龚锐.国防科学技术大学 2008
[4]微处理器中Cache漏流功耗的体系结构级优化技术研究[D]. 周宏伟.国防科学技术大学 2007
[5]低功耗软件优化技术研究[D]. 陈娟.国防科学技术大学 2007
[6]基于SMP的CC-NUMA类大规模系统中Cache一致性协议研究与实现[D]. 庞征斌.国防科学技术大学 2007
[7]超深亚微米微处理器漏流功耗的体系结构级优化技术研究[D]. 张承义.国防科学技术大学 2006
[8]并行分布操作系统共享存储管理及其优化技术的研究[D]. 戴华东.国防科学技术大学 2002
硕士论文
[1]高可靠微处理器设计关键技术研究与实现[D]. 陈微.国防科学技术大学 2006
本文编号：2940771
【文章来源】：国防科技大学湖南省 211工程院校 985工程院校
【文章页数】：174 页
【学位级别】：博士
【部分图文】：
SPARCT2体系结构图
在图 2.3（a）定义的访问序列中，处理器核iPU 通过 LOAD 操作从存储据，同时把数据副本保存在自己的私有 Cache 中，紧接着又通过 STORE了私有 Cache 中的数据副本；与此同时，jIOU 发起了一个到存储器相同MA 读操作，并直接从存储器中返回了数据，由于取到的不是更新后的最此返回的是旧的错误数据，系统出现了 I/O 数据不一致的情况。在图 2.的访问序列中，处理器核iPU 先通过 LOAD 操作从存储器取数据，并把保存在自己的私有 Cache 中，然后jIOU 通过 DMA 写操作更新存储器中数有失效或更新 Cache 中其它数据副本。之后，处理器核又通过 LOAD 操该数据，由于其私有 Cache 中保存了数据副本，Cache 命中，直接从 Cac数据。但由于数据已经在存储器中更新，因此从 Cache 中返回的是旧的。因此系统中也出现了 I/O 数据不一致性的情况。为了描述这种由于数据存储位置造成的 I/O 一致性问题，我们做如下定义定义 2.7 多副本系统如果系统在数据存储集pcS 的不同位置保存有同一数据的多个副本，我们
前面我们分析了导致 I/O 数据不一致的原因，并通过例子和定理对 I/O 数据不一致产生的过程进行了说明和定义。根据上面的定义，我们按照引发 I/O 数据一致性问题的原因对 I/O 一致性问题进行了分类。如图 2.4 所示。图 2.4 I/O 一致性问题产生原因分类从图 2.4 中可以看出，可能引起 I/O 一致性问题的源可以按照数据访问时机和数据访问位置分为两大类，每一类中，又可以根据数据相关性分为 RAW 引起的、WAR 引起的和 WAW 引起的三种。I/O 一致性问题分类清楚地说明了引起 I/O 数据不一致的不同原因和它们的相互关系，这将成为我们分析和求解 I/O 一致性问题的基础。2.3 I/O 一致性问题处理策略本节分别对数据访问时机和数据访问位置引入的 I/O 一致性问题提出解决策略。解决 I/O 一致性问题的根本就是要打破产生数据不一致的点，避免不合适的数据访问时机或对错误数据存储位置的访问。2.3.1 数据访问时机引起的一致性问题
【参考文献】：
期刊论文
[1]涵盖I/O的广义存储一致性模型[J]. 李琼,邓明堂,杨学军. 国防科技大学学报. 2010(01)
[2]用于低功耗编译的SPM部件功耗模型研究[J]. 蒋湘涛,胡志刚,贺建飚. 电子与信息学报. 2009(04)
[3]一种支持事务内I/O操作的事务存储系统结构[J]. 刘轶,李明修,张昕,李鹤,焦林,钱德沛. 电子学报. 2009(02)
[4]一种星载计算机数据流软故障纠正算法[J]. 李爱国,洪炳镕,王司. 宇航学报. 2007(04)
[5]全耗尽CMOS/SOI工艺[J]. 刘新宇,孙海峰,刘洪民,陈焕章,扈焕章,海潮和,和致经,吴德馨. 半导体学报. 2003(01)
博士论文
[1]面向科学计算应用的多核处理器Cache划分策略研究[D]. 所光.国防科学技术大学 2009
[2]面向高性能计算的可扩展I/O体系结构研究与实现[D]. 李琼.国防科学技术大学 2009
[3]多核微处理器容软错误设计关键技术研究[D]. 龚锐.国防科学技术大学 2008
[4]微处理器中Cache漏流功耗的体系结构级优化技术研究[D]. 周宏伟.国防科学技术大学 2007
[5]低功耗软件优化技术研究[D]. 陈娟.国防科学技术大学 2007
[6]基于SMP的CC-NUMA类大规模系统中Cache一致性协议研究与实现[D]. 庞征斌.国防科学技术大学 2007
[7]超深亚微米微处理器漏流功耗的体系结构级优化技术研究[D]. 张承义.国防科学技术大学 2006
[8]并行分布操作系统共享存储管理及其优化技术的研究[D]. 戴华东.国防科学技术大学 2002
硕士论文
[1]高可靠微处理器设计关键技术研究与实现[D]. 陈微.国防科学技术大学 2006
本文编号：2940771
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