指令缓存数据阵列的设计与实现
发布时间：2020-12-27 04:59
随着工艺水平的不断进步,集成电路设计复杂度的不断增加,存储器越来越成为处理器频率的瓶颈。因此高速、低功耗的存储器设计是当今微处理器设计的重要研究方向,对它的研发越来越受到广泛的重视。本文采用全定制的设计方法,在0.13μm CMOS的工艺下,设计实现了一款16.5KB的指令缓存数据阵列(ICD),其工作频率为1GHz,完成了版图设计和验证。基于本设计,给出了版图后模拟验证的方法、宏模块提取LEF视图的方法、以及宏模块创建时序库和自动插入BIST电路的方法。版图设计完成后,首先要对它进行模拟验证,Nanosim、Xa等工具都提供了做模拟验证的接口。其次,版图设计完成后还要提供LEF视图,创建.lib时序模型。这样才能在以后的工作中做布局布线和静态时序分析。最后,对于全定制设计的宏模块,可能由于本身的设计或者制造过程中存在缺陷,一定要进行测试,MBISTArchitect工具可以提供很多自带的测试算法,每一种测试算法对应不同的缺陷类型。因此它可以针对不同设计产生不同的BIST电路、控制链接电路、以及测试激励和基本的综合脚本,可以很方便的对存储器进行测试。在典型情况下,输入斜率为44ps、输...
【文章来源】：国防科技大学湖南省 211工程院校 985工程院校
【文章页数】：87 页
【学位级别】：硕士
【部分图文】：
TLP和ILP的不同在同一个处理器中，一个线程的存储部件读取时间会和其他线程的执行周期交迭，而且多处理器是并行的运行其多个线程
二二石二二二二二二二二二二二二二要慢下来的趋势。现在功耗问题已经成为开发芯片的瓶颈，低功耗己经成了现在电路设计中的热门课题，如图1.2所示最新版的 Pentiuln4G处理器就是由于功耗太高而被取消。因此芯片的的低功耗设计也日益成为开发者们关注的焦点。随着便携式系统的出现，当人们开始满足于数字系统的高速计算能力时，又渴望能够获得更方便的使用。于是，便携式的电子产品诞生了。移动通信、便携式计算机和移动式多媒体设备等已成为增长率最高的产品，形成了巨大的市场。但是便携式设备都是靠电池驱动的，电池的寿命成为制约这些产品应用的关键因素。实际上，一个商用的便携式产品成功与否和它的重量、成本以及电池寿命有密切的关系。然而传统的镍电池技术只能提供约23w一 hrs/Pound的能量密度，即使目前新型的镍金属氢化物电池也只有35一40W一hrs/Pound图1.2低功耗的相关问题的能量密度。电池技术的发展在短时间内无法满足日益增长的能源需求，因此以低功耗设计来延长电池寿命对便携式系统来说显得尤为重要。而在便携式设备的整体系统功耗中
国防科学技术大学研究生院工程硕士学位论文线的长度有可能高达100km。如图1.3所示:20000 20012002200320042005200620072010单位(年)图1.3互连线长度的发展趋势 0000000n︺﹄口︸日一氏J一1)1从」夕日。毛︶侧华均特征尺寸的缩小减少了互连线之间的间距(线宽和线间距)，提高了芯片的封装密度。本地互连线的间距通常都很小;线的长度也比较短，所以只需要考虑线上的电容负载。但是块间的互连线和全局的互连线通常都很长，因此要考虑RC延时。如图1.4所示，线间距的缩小有利于提高集成密度，减小寄生电容，但是也增大了线上的电阻，因而影响RC延时，如图1.5所示。O奋曰‘邑2001000 .loealwriting P1teh.intermediate writingPiteh Dglobalwriting bitCh 0nU︸U︸OU八 Uon︸八 UnU曰了﹄迁匕匀一‘dO︵日。︶二 20012003 20052007时间(年)图 1.4互连线间距的缩放趋势 000000 204030605010名蓄旦蓄圈工日日 20012003图 1.5.loeal盯 itingRC delayforlmm(ps).intermediate writingRCdelayforl咖(ps) Dglobalwriting RCdelayforlmm(ps) 20052007时间(年)互连延时缩放因子趋势图1.6列出了随着特征尺寸的降低互连线的延时与总的电路延时(线延时与器件延时的和)之间的关系，从图上可以发现，器件的延时在不断的减小。在0.25um工艺下
【参考文献】：
期刊论文
[1]90nm CMOS工艺SRAM的优化及应用(英文)[J]. 周清军,刘红侠. 半导体学报. 2008(05)
[2]存储阵列中的串扰分析及脉冲产生电路设计[J]. 龙娟,杨银堂,马城城. 现代电子技术. 2007(12)
[3]SRAM灵敏放大器的设计改进及其Hspice仿真分析[J]. 杨洪艳. 信息技术. 2007(03)
[4]采用0.18μm CMOS工艺的多端口SRAM设计[J]. 刘岩,候朝焕. 微电子学与计算机. 2005(09)
[5]ASIC单元库建库方法的研究[J]. 于宗光,邵锦荣,何晓娃. 半导体情报. 2000(04)
硕士论文
[1]X微处理器时序建模技术研究与实现[D]. 陈天健.国防科学技术大学 2005
[2]SOC设计中IP核的测试方法与应用[D]. 孟庆.浙江大学 2004
本文编号：2941143
【文章来源】：国防科技大学湖南省 211工程院校 985工程院校
【文章页数】：87 页
【学位级别】：硕士
【部分图文】：
TLP和ILP的不同在同一个处理器中，一个线程的存储部件读取时间会和其他线程的执行周期交迭，而且多处理器是并行的运行其多个线程
二二石二二二二二二二二二二二二二要慢下来的趋势。现在功耗问题已经成为开发芯片的瓶颈，低功耗己经成了现在电路设计中的热门课题，如图1.2所示最新版的 Pentiuln4G处理器就是由于功耗太高而被取消。因此芯片的的低功耗设计也日益成为开发者们关注的焦点。随着便携式系统的出现，当人们开始满足于数字系统的高速计算能力时，又渴望能够获得更方便的使用。于是，便携式的电子产品诞生了。移动通信、便携式计算机和移动式多媒体设备等已成为增长率最高的产品，形成了巨大的市场。但是便携式设备都是靠电池驱动的，电池的寿命成为制约这些产品应用的关键因素。实际上，一个商用的便携式产品成功与否和它的重量、成本以及电池寿命有密切的关系。然而传统的镍电池技术只能提供约23w一 hrs/Pound的能量密度，即使目前新型的镍金属氢化物电池也只有35一40W一hrs/Pound图1.2低功耗的相关问题的能量密度。电池技术的发展在短时间内无法满足日益增长的能源需求，因此以低功耗设计来延长电池寿命对便携式系统来说显得尤为重要。而在便携式设备的整体系统功耗中
国防科学技术大学研究生院工程硕士学位论文线的长度有可能高达100km。如图1.3所示:20000 20012002200320042005200620072010单位(年)图1.3互连线长度的发展趋势 0000000n︺﹄口︸日一氏J一1)1从」夕日。毛︶侧华均特征尺寸的缩小减少了互连线之间的间距(线宽和线间距)，提高了芯片的封装密度。本地互连线的间距通常都很小;线的长度也比较短，所以只需要考虑线上的电容负载。但是块间的互连线和全局的互连线通常都很长，因此要考虑RC延时。如图1.4所示，线间距的缩小有利于提高集成密度，减小寄生电容，但是也增大了线上的电阻，因而影响RC延时，如图1.5所示。O奋曰‘邑2001000 .loealwriting P1teh.intermediate writingPiteh Dglobalwriting bitCh 0nU︸U︸OU八 Uon︸八 UnU曰了﹄迁匕匀一‘dO︵日。︶二 20012003 20052007时间(年)图 1.4互连线间距的缩放趋势 000000 204030605010名蓄旦蓄圈工日日 20012003图 1.5.loeal盯 itingRC delayforlmm(ps).intermediate writingRCdelayforl咖(ps) Dglobalwriting RCdelayforlmm(ps) 20052007时间(年)互连延时缩放因子趋势图1.6列出了随着特征尺寸的降低互连线的延时与总的电路延时(线延时与器件延时的和)之间的关系，从图上可以发现，器件的延时在不断的减小。在0.25um工艺下
【参考文献】：
期刊论文
[1]90nm CMOS工艺SRAM的优化及应用(英文)[J]. 周清军,刘红侠. 半导体学报. 2008(05)
[2]存储阵列中的串扰分析及脉冲产生电路设计[J]. 龙娟,杨银堂,马城城. 现代电子技术. 2007(12)
[3]SRAM灵敏放大器的设计改进及其Hspice仿真分析[J]. 杨洪艳. 信息技术. 2007(03)
[4]采用0.18μm CMOS工艺的多端口SRAM设计[J]. 刘岩,候朝焕. 微电子学与计算机. 2005(09)
[5]ASIC单元库建库方法的研究[J]. 于宗光,邵锦荣,何晓娃. 半导体情报. 2000(04)
硕士论文
[1]X微处理器时序建模技术研究与实现[D]. 陈天健.国防科学技术大学 2005
[2]SOC设计中IP核的测试方法与应用[D]. 孟庆.浙江大学 2004
本文编号：2941143
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