可重构视频阵列处理器测试平台设计与实现

发布时间：2021-01-05 13:23

　　针对可重构视频阵列处理器的设计要求及传统测试方法测试视频编解码系统时速度慢、精度低和可观测性不强的问题。开发了基于Qt的用户界面,设计实现了以现场可编程门阵列（Field programmable gate-array,FPGA）为核心的软硬件协同测试平台。在PC端实现以软件仿真为基础的数据传输与图像重现,在FPGA端实现以可重构视频阵列处理器为基础的视频编解码算法并行映射。实验结果表明,在工作频率为100 MHz时,FPGA与PC之间可正确传输数据并满足算法测试时不同测试用例的更换需求,具有较好的可观测性。 

【文章来源】：系统仿真学报. 2020年05期 北大核心

【文章页数】：9 页

【部分图文】：

可重构视频阵列处理器结构图

测试平台总体设计如图2所示。整个系统主要由上位机和BEE4开发平台组成，上位机通过以太网将相关数据和设计文件下发到BEE4平台；再通过BEE4显示终端激活设计；随后可对设计进行相应测试。测试平台的软件部分主要由用户界面和处理结果显示模块组成，其中用户界面主要向阵列处理器提供配置数据和配置指令；硬件部分主要包括存储模块、用户接口设计模块、可重构视频阵列处理器模块，其中利用开发平台支持使用DDR3DRAM和DDR3 FIFO允许系统时钟在任何独立于存储器时钟的任意频率下运行的特性，通过DDR3FIFO将DDR3 DRAM和用户接口设计部分相连接，构成存储部分；用户接口模块主要完成用户逻辑和系统的信息交互；可重构视频阵列处理器模块在用户界面完成数据和指令配置后，完成相应运算处理。2 测试平台设计

仿真调试界面如图4所示，主要功能块的设计运用信号和槽机制。该机制可使编程人员将没有相关性的对象绑定在一起，实现对象之间的通信。汇编器的翻译功能可通过自定义槽函数和预定义信号连接来实现，汇编指令遍历过程如图5所示。调用ModelSim时运用QProcess类完成进程间的交互，允许程序执行外部程序并与其交互，当用户有需求时，点击相应菜单就可启用ModelSim。图5 指令遍历过程

【参考文献】：
期刊论文
[1]主流视频编解码软件的硬件性能分析与设计[J]. 汤旭龙,安虹,范东睿.  计算机工程. 2014(06)
[2]数字监控系统视频编解码器性能测试方法[J]. 王斌.  中国测试. 2012(03)



本文编号：2958743