CPU-GPU异构体系结构片上网络动态路由缓冲区分配策略研究

发布时间：2021-01-07 06:13

　　伴随着半导体技术领域取得的非凡成就,芯片集成技术得到了长足的发展,单个电子芯片中可以集成数十亿颗晶体管。但是由于摩尔定律的逐渐失效,通过增加晶体管数目来提高单芯片计算能力的方案越来越困难。传统的芯片基于总线结构设计,芯片中的计算核心通过总线访问计算资源。由于芯片资源十分有限,当大量的计算核心同时访问相同资源时,会造成资源的争夺,这导致了芯片性能下降,并且消耗大量的能源。当前设计的芯片大部分都采用片上网络技术解决核心间通信问题,使得计算核心可以高效地共享芯片资源。片上网络的设计研发对于芯片整体性能和能耗有着举足轻重的影响。随着工业界计算场景日益复杂,计算机体系结构设计逐渐从基于CPU核心的同构芯片过渡到了基于CPU-GPU核心的异构芯片。基于CPU核心的同构芯片时代的片上网络技术并不完全适用于基于CPU-GPU核心的异构体系结构片上网络,面向CPU-GPU异构体系结构的片上网络技术并未得到深入研究。CPU-GPU异构体系结构片上网络的提出为计算机体系结构领域带来了新的挑战。在传统片上网络的设计中,增加路由节点缓冲区容量可以降低数据包的丢失概率和偏转概率,并且提高片上网络带宽利用率。同时,... 

【文章来源】：北京工业大学北京市 211工程院校

【文章页数】：66 页

【学位级别】：硕士

【部分图文】：

CPU处理器与GPU处理器架构示意图

- 13 -f) 蝴蝶胖树结构 (g) 一般树结构图 2-2 片上网络拓扑结构Figure 2-2 Network topologies总线的拓扑结构实现较为简单，并且生产成本低廉，设计领域。随着单芯片多核心的架构不断成熟，片上不断提高，许多设计人员发现传统的基于共享总线的在基于共享总线的拓扑结构中，所有电路元件被一条

北京工业大学工学硕士学位论文连接，处理器核心之间、处理器核心与内存之间、输入/输出端口和存储器模块之间只能通过独占总线的方式进行通信。随着计算场景的复杂化，大量具有通信密集型的工作负载需要被运行，同一时刻有多组通信需要在总线中进行传输。由于总线的独占性，最先发出请求的数据包被首先传输，其他通信任务必须被阻塞。这种极小的通信带宽是由于共享总线的结构造成的，并且随着芯片规模的增大，基于共享总线的片上网络的缺点被无限放大。因此基于共享总线的拓扑结构，适用于单芯片中处理器核心较少的情况，随着处理器核心的增加，其布线成本和通信性能问题将无法满足应用需求。

【参考文献】：
期刊论文
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博士论文
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硕士论文
[1]CPU-GPU异构云计算环境下视频分析任务调度机制研究与应用[D]. 严瑾.北京邮电大学 2018
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[3]CPU-GPU异构平台计算模型的研究与应用[D]. 胡杰.大连理工大学 2011
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本文编号：2962065