DDR SDRAM物理层的SSTL接口电路设计
发布时间：2021-01-13 16:15
在当今的电子系统设计中,内存被使用的越来越多,并且对内存的要求也越来越高,要求DDR SDRAM的存取速度尽可能的快,容量尽可能的大。而DDR SDRAM接口电路设计技术是制约内存使用性能提高的关键,在目前市场上内核工作频率达到几个GHz的情况下,DDR SDRAM接口电路的工作频率却一般在几百MHz以下。接口电路己经成为集成电路快速发展的一个瓶颈。为了解决传统内存接口电路工作频率低的问题,出现了专用于内核和DDR SDRAM之间的接口标准SSTL。本文基于0.13μm标准CMOS工艺,全订制设计了一款应用于内存控制器中,工作频率为400MHz物理层的SSTL接口电路。本文首先介绍了课题背景、研究现状以及SSTL接口电路的相关理论。然后介绍了SSTL接口电路的设计。SSTL接口电路共分为两个部分:SSTL I/O Buffer和SSTL时序控制电路。SSTL I/O Buffer包括输入Buffer,输出Buffer和片内终端ODT。输入Buffer中设计了测试和静电保护电路,输出Buffer中采用电流驱动的方式提高了电路的工作频率和驱动能力,片内终端ODT可防止信号在输出端形成反射。...
【文章来源】：哈尔滨工业大学黑龙江省 211工程院校 985工程院校
【文章页数】：59 页
【学位级别】：硕士
【文章目录】：
摘要
Abstract
第1章 绪论
1.1 课题背景
1.2 研究现状与进展
1.3 课题研究内容
1.4 论文的组织结构
第2章 SSTL接口电路相关理论及技术研究
2.1 I/O Buffer基本理论
2.2 SSTL I/O Buffer原理
2.3 SSTL接口电路的噪声分析
2.4 本章小结
第3章 SSTL I/O Buffer的电路设计
3.1 SSTL输入Buffer的电路设计
3.1.1 输入Buffer的设计方案
3.1.2 ESD输入保护电路设计
3.1.3 输入Buffer电路设计
3.1.4 SSTL输入Buffer电路仿真
3.2 SSTL输出Buffer的电路设计
3.2.1 输出Buffer的设计方案
3.2.2 输出Buffer电路设计
3.2.3 SSTL输出Buffer电路仿真
3.3 片内ODT电路设计
3.4 本章小结
第4章 SSTL时序控制电路设计
4.1 数据通道模块的设计
4.2 控制模块的设计
4.3 本章小结
第5章 版图设计与验证
5.1 版图设计技术及考虑的因素
5.2 SSTL I/O Buffer版图设计
5.3 SSTL时序控制版图设计
5.4 本章小结
结论
参考文献
攻读学位期间发表的学术论文
致谢
【参考文献】：
期刊论文
[1]稳定占空比高速SSTL2 I/O缓冲器的实现[J]. 屈小钢,杨海钢,孙嘉斌,韦援丰. 微电子学. 2009(06)
[2]DDR2存储系统动态匹配技术的研究[J]. 夏佩群,占腊民. 舰船电子工程. 2009(04)
[3]基于DDR内存总线的高速网络接入技术[J]. 张晓彤,王景存,王沁,刘兰军. 北京科技大学学报. 2007(11)
[4]基于FIFO的高速高精度数据采集技术研究[J]. 沈伟,王军政,汪首坤. 电子器件. 2007(05)
[5]低功耗动态三值CMOS D触发器设计[J]. 胡晓慧,沈继忠,周威. 浙江大学学报(理学版). 2007(03)
[6]Snapback应力对90nm nMOSFET栅氧化层完整性的影响（英文）[J]. 朱志炜,郝跃,马晓华. 半导体学报. 2007(03)
[7]DDR SDRAM控制器的设计与实现[J]. 陈昊,孙志刚,卢泽新. 微计算机应用. 2007(02)
[8]CMOS工艺中GG-NMOS结构ESD保护电路设计[J]. 杜鸣,郝跃,朱志炜. 半导体学报. 2005(08)
[9]DDR内存接口的设计与实现[J]. 杨少波,王勤民,张帆,曲晶. 微计算机信息. 2005(13)
[10]一种用于高速通信的虚拟DDR存储器设计及其FPGA实现[J]. 贺彦军,李占才,王沁. 计算机工程与应用. 2005(13)
博士论文
[1]高速数据传输系统接口电路的研究[D]. 覃正才.复旦大学 2003
硕士论文
[1]DDR2内存控制器的模块设计和验证平台技术研究[D]. 张永志.合肥工业大学 2009
[2]数模混合集成电路的防静电保护[D]. 徐代果.电子科技大学 2009
[3]基于Spartan-3 FPGA的DDR2 SDRAM存储器接口设计[D]. 陈良明.上海交通大学 2007
本文编号：2975173
【文章来源】：哈尔滨工业大学黑龙江省 211工程院校 985工程院校
【文章页数】：59 页
【学位级别】：硕士
【文章目录】：
摘要
Abstract
第1章 绪论
1.1 课题背景
1.2 研究现状与进展
1.3 课题研究内容
1.4 论文的组织结构
第2章 SSTL接口电路相关理论及技术研究
2.1 I/O Buffer基本理论
2.2 SSTL I/O Buffer原理
2.3 SSTL接口电路的噪声分析
2.4 本章小结
第3章 SSTL I/O Buffer的电路设计
3.1 SSTL输入Buffer的电路设计
3.1.1 输入Buffer的设计方案
3.1.2 ESD输入保护电路设计
3.1.3 输入Buffer电路设计
3.1.4 SSTL输入Buffer电路仿真
3.2 SSTL输出Buffer的电路设计
3.2.1 输出Buffer的设计方案
3.2.2 输出Buffer电路设计
3.2.3 SSTL输出Buffer电路仿真
3.3 片内ODT电路设计
3.4 本章小结
第4章 SSTL时序控制电路设计
4.1 数据通道模块的设计
4.2 控制模块的设计
4.3 本章小结
第5章 版图设计与验证
5.1 版图设计技术及考虑的因素
5.2 SSTL I/O Buffer版图设计
5.3 SSTL时序控制版图设计
5.4 本章小结
结论
参考文献
攻读学位期间发表的学术论文
致谢
【参考文献】：
期刊论文
[1]稳定占空比高速SSTL2 I/O缓冲器的实现[J]. 屈小钢,杨海钢,孙嘉斌,韦援丰. 微电子学. 2009(06)
[2]DDR2存储系统动态匹配技术的研究[J]. 夏佩群,占腊民. 舰船电子工程. 2009(04)
[3]基于DDR内存总线的高速网络接入技术[J]. 张晓彤,王景存,王沁,刘兰军. 北京科技大学学报. 2007(11)
[4]基于FIFO的高速高精度数据采集技术研究[J]. 沈伟,王军政,汪首坤. 电子器件. 2007(05)
[5]低功耗动态三值CMOS D触发器设计[J]. 胡晓慧,沈继忠,周威. 浙江大学学报(理学版). 2007(03)
[6]Snapback应力对90nm nMOSFET栅氧化层完整性的影响（英文）[J]. 朱志炜,郝跃,马晓华. 半导体学报. 2007(03)
[7]DDR SDRAM控制器的设计与实现[J]. 陈昊,孙志刚,卢泽新. 微计算机应用. 2007(02)
[8]CMOS工艺中GG-NMOS结构ESD保护电路设计[J]. 杜鸣,郝跃,朱志炜. 半导体学报. 2005(08)
[9]DDR内存接口的设计与实现[J]. 杨少波,王勤民,张帆,曲晶. 微计算机信息. 2005(13)
[10]一种用于高速通信的虚拟DDR存储器设计及其FPGA实现[J]. 贺彦军,李占才,王沁. 计算机工程与应用. 2005(13)
博士论文
[1]高速数据传输系统接口电路的研究[D]. 覃正才.复旦大学 2003
硕士论文
[1]DDR2内存控制器的模块设计和验证平台技术研究[D]. 张永志.合肥工业大学 2009
[2]数模混合集成电路的防静电保护[D]. 徐代果.电子科技大学 2009
[3]基于Spartan-3 FPGA的DDR2 SDRAM存储器接口设计[D]. 陈良明.上海交通大学 2007
本文编号：2975173
本文链接：https://www.wllwen.com/kejilunwen/jisuanjikexuelunwen/2975173.html
