片上多处理器关键技术研究

发布时间：2021-03-27 17:32

　　受到功耗的制约和单线程程序有限指令并行性的影响,单核处理器性能的提升在2000年以后变得越来越艰难。片上多处理器（chip multi-processor）凭借其强大的并行处理能力、高带宽的数据通信、高效的资源利用率以及良好的扩展性逐渐成为了处理器继续按照摩尔定律提升性能的新方向。然而作为一项新技术,片上多处理器还存在许多亟待解决的问题,这些问题制约了片上多处理器的进一步发展。本文以提高片上多处理器系统的性能为目标,从系统的角度综合考虑这些问题,着重研究了片上多处理器设计中的三个关键技术：具有低时延要求的片上短消息传输互连网络,高效的多核操作系统调度器,以及兼顾单、多线程处理能力的控制处理器核。首先,根据片上处理器核物理位置相对较近的特点,本论文提出了采用共享寄存器堆来构建专门用于传递同步消息和广播数据的短消息传输网络。共享寄存器堆实现了核间信息的快速交互,从而满足了短消息传输低时延的要求。同时该网络在物理上有较低的写入逻辑时延和较小的读出逻辑时延,而且面积和功耗都较小,这些特点使得该网络能够方便的集成到片上多处理器中。实验结果表明,通过设计专门用于传递短消息的网络,同步消息的传递开销... 

【文章来源】：浙江大学浙江省 211工程院校 985工程院校 教育部直属院校

【文章页数】：126 页

【学位级别】：博士

【部分图文】：

图1.7两种}

如图2.3所示。计算节点包含以下几个部分:.异构的处理器.用于连接处理器，1/0，内存控制器的片上点对点数据传输网络[76]，如二维mesh网络，二维torus网络，环形ring网络等。.通用1/0.内存控制器我们的计划采用嵌入式处理器构建片上众核系统，处理器的频率运行在SOoMHz一IGHz，在处理器运行频率不高而且片上处理器物理位置相对较近的条件下，

浙江大学博士学位论文片上短消息传输网络对其并行的读和并行的写操作。设计中信号量的物理载体可以采用memory或者寄存器堆来实现，如图2.6所示。Memory方式可以采用传统的crossbar网络来连接各个bank的memory，从而实现同步消息在各个处理器之间的传递。而寄存器堆的方式中，每个处理器可以对指定的寄存器进行写操作，同时能并行的读取所有的寄存器从而实现了同步消息在处理器之间的传递。存储器方式相对同容量的寄存器堆物理面积较小，但是其存在着以下几个缺点:1)单块memory(如静态sram)一个周期内最多支持两个处理器的write/read操作(双端口sram)，其他处理器对该存储器的访问需要被缓存以后排队进行访问，因此访问时延较大，同时需要额外的缓存队列;2)对memory的读取需要满足其建立时间，同时读数据时有较大的读出时延，如TSMCgOIun工艺下32bit位宽36深度的Sram读出时延有将近0.sns

【参考文献】：
期刊论文
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本文编号：3103904