多线程微处理器取指和线程选择的研究与实现

发布时间：2021-04-04 07:30

　　在工艺技术和应用的双重推动下,多线程已经成为当前高性能微处理器的主流体系结构。多线程微处理器能够同时开发指令级并行性（Instruction Level Parallelism,简称ILP）和线程级并行性（Thread Level Parallelism,简称TLP）,充分利用芯片面积和流水线资源,提高处理器的吞吐率。本文在深入分析了当前多线程微处理器的取指与线程选择设计关键技术,以及Cache设计关键技术的基础上,根据X处理器的特点,设计并实现了该处理器的取指与线程选择功能部件,主要包括指令Cache、指令TLB、Cache失效缓冲（Cache Miss Buffer,简称CMB）、指令buffer、地址生成逻辑以及线程选择逻辑。本文还完成取指和线程选择等功能部件的模拟验证和逻辑综合。经过模块级、部件级、系统级三个层次的测试,验证了设计的正确性。逻辑综合结果表明,取指与线程选择部件的工作频率达到了X处理器的设计要求。本课题研究的内容是国家重大科研项目“高性能X处理器”一部分,研究和设计成果直接应用于该项目。 

【文章来源】：国防科技大学湖南省 211工程院校 985工程院校

【文章页数】：75 页

【学位级别】：硕士

【部分图文】：

失效处理部件级测试

图 5.4 失效处理部件级测试2、ITAG 的写操作测试ITAG 写操作的模块级验证的结果判断如图 5.5 所示，这是 tag 模块写操作功能 的 一 项 测 试 。 在 第 1 个 周 期 ， 测 试 激 励 ftp_tg_wr_req_bf=1 并 且ftp_tp_rd_req_bf=0 ， 表 示 对 tag 进 行 写 操 作 ， 由 路 选 择 信 号agc_fill_wrway_bf[2:0]=2 ，指出了对第二路进行写，然后在第 2 周期把数据agd_ict_wrtag_bf[29:0]锁存在 way_2_tag_bf[29:0]中。第 3 周期把锁存的数据写入到 tag 的存储体中，即写入到 ict_itlb_way_2_tag_f[29:0]中。通过波形可以看出，波形的结果符合 ITAG 模块预期的功能和时序要求。

读指令 buffer 的模块级验证的结果判断如图 5.6 所示，这是指令 buffer 读操作功能的一项测试，主要是测试观察每个线程的指令 buffer 的数据是否都是从 buf0读出的。在第1个周期，选择了当前线程发射指令，当前线程的buffer里的数据就会 从 buf0 读 出 ， 即 把 ifu_buf0_inst0[32:0] 的 数 据 读 出 ， 这 个 数 据 是ftu_instr_0_c_rep0[32:0]的数据。由于在这个周期要对 buffer 进行写操作，因此第 2周期就暂停读出数据。在第 3 周期则把 ftu_instr_1_c_rep0[32:0]数据读出，同样，在第 4 第 5 周期，分别把 ftu_instr_2_c_rep0[32:0]和 ftu_instr_3_c_rep0[32:0]的数据读出。通过波形可以看出，波形的结果符合指令 buffer 模块预期的功能和时序要求。

【参考文献】：
期刊论文
[1]基于模拟的验证技术在CPU设计中的应用[J]. 吕涛,李华伟,李晓维,樊建平.  同济大学学报(自然科学版). 2002(10)



本文编号：3117991