SoC系统中高速I/O系统的实现与验证
发布时间：2021-04-19 09:23
随着现代科技与电子产品的日新月异,更快的速率、更高的带宽已经成为业界追求的目标之一。PCIe3.0协议在此背景下应运而生,通过PCIe3.0协议设计出的相关产品在工作和生活中也越来越常见。目前,PCIe3.0已经成为处理器性能提高的重要因素之一。本文首先介绍了PCIe总线的发展和应用,然后分析了PCIe总线的协议内容,并总结了PCIe3.0独有的特点。通过PCIe3.0的IP核复用技术和AMBA3.0总线架构,实现了一款So C芯片中的高速I/O系统。该系统实现了PCIe3.0协议中的RC设备和EP设备,以及二者之间的连接。通过RC设备中的Host转接桥完成对不同设备空间的访问,通过EP设备发起DMA请求和中断请求。本文搭建了Verilog语言的定向测试平台,对RC设备和EP设备进行配置,完成链路训练和初始化过程,使二者可以进行TLP报文传输,然后对设计的功能点进行验证,并使用了Systemverilog语言的UVM平台,建立随机化测试激励,其中采用了OVL断言检查器,检查设计内部不同类型的PCIe3.0协议TLP报文和链路中的关键信号。
【文章来源】：国防科技大学湖南省 211工程院校 985工程院校
【文章页数】：86 页
【学位级别】：硕士
【部分图文】：
AXI写数据波形图
图 5.2 AXI 读数据波形图3. Apb 接口和 phy 接口的验证：图 5.3 为经过 RC 设备的 AXI 主接口，对 PHY 寄存器空间读写访问的波形图，对于写访问，在 APB 接口处，首先 pselx 信号和 pwrite 信号与写地址和写数据信号对齐，表示一个 APB 写请求，下一个时钟周期，penable 信号为 1，当 pready 信号为 1 时，表示写地址和写数据成功写入；在 phy 接口，写地址信号依照地址转换规则，转换成 pcs_lane_sel，pcs_mmd_addr，pcs_reg_addr 共 3 个信号，pcs_reg_wr信号为 1，成功把数据写入 PHY 寄存器，写访问完成；对于读访问，在 APB 接口处，首先 pselx 信号和 pwrite 信号与读地址信号对齐，pwrtie 信号为 0，表示一个APB 读请求，下一个时钟周期，penable 信号为 1，等待 pready 信号，在 phy 接口，读地址转换成 pcs_lane_sel，pcs_mmd_addr，pcs_reg_addr 共 3 个信号，pcs_reg_rd信号为 1，表示读取 phy 寄存器，当 rd_ack 信号为 1 时，读取 phy 寄存器的数据，将读响应信号与读数据信号传给 apb 接口，pready 信号为 1，成功读取 phy 寄存器的数据，读访问完成。
图 5.2 AXI 读数据波形图3. Apb 接口和 phy 接口的验证：图 5.3 为经过 RC 设备的 AXI 主接口，对 PHY 寄存器空间读写访问的波形图，对于写访问，在 APB 接口处，首先 pselx 信号和 pwrite 信号与写地址和写数据信号对齐，表示一个 APB 写请求，下一个时钟周期，penable 信号为 1，当 pready 信号为 1 时，表示写地址和写数据成功写入；在 phy 接口，写地址信号依照地址转换规则，转换成 pcs_lane_sel，pcs_mmd_addr，pcs_reg_addr 共 3 个信号，pcs_reg_wr信号为 1，成功把数据写入 PHY 寄存器，写访问完成；对于读访问，在 APB 接口处，首先 pselx 信号和 pwrite 信号与读地址信号对齐，pwrtie 信号为 0，表示一个APB 读请求，下一个时钟周期，penable 信号为 1，等待 pready 信号，在 phy 接口，读地址转换成 pcs_lane_sel，pcs_mmd_addr，pcs_reg_addr 共 3 个信号，pcs_reg_rd信号为 1，表示读取 phy 寄存器，当 rd_ack 信号为 1 时，读取 phy 寄存器的数据，将读响应信号与读数据信号传给 apb 接口，pready 信号为 1，成功读取 phy 寄存器的数据，读访问完成。
【参考文献】：
期刊论文
[1]Cadence全新SpeedBridge Adapter实现对PCIe 3.0设计的确认和验证[J]. 电子技术应用. 2013(09)
[2]PCI Express总线中消息中断的研究[J]. 唐雷雷,贺占庄. 微电子学与计算机. 2013(07)
[3]安捷伦推出增强的PCI Express3.0接收机特性测试解决方案 J-BERT N4903B能够处理PCIe3.0在接收机特性测试过程中SKP有序集的长度变化[J]. 电子测量技术. 2013(03)
[4]PCI Express专用DMA控制器设计与实现[J]. 牛少平,田泽,廖寅龙. 计算机技术与发展. 2012(07)
[5]泰克为PCI Express 3.0推出逻辑分析仪测试解决方案[J]. 单片机与嵌入式系统应用. 2010(06)
[6]OVL断言验证库的ARINC429通讯板卡设计验证[J]. 周德新,李珊. 计算机工程与设计. 2010(10)
[7]SoC片上五种总线标准的分析比较[J]. 邓崇亮,覃焕昌. 百色学院学报. 2008(03)
本文编号：3147283
【文章来源】：国防科技大学湖南省 211工程院校 985工程院校
【文章页数】：86 页
【学位级别】：硕士
【部分图文】：
AXI写数据波形图
图 5.2 AXI 读数据波形图3. Apb 接口和 phy 接口的验证：图 5.3 为经过 RC 设备的 AXI 主接口，对 PHY 寄存器空间读写访问的波形图，对于写访问，在 APB 接口处，首先 pselx 信号和 pwrite 信号与写地址和写数据信号对齐，表示一个 APB 写请求，下一个时钟周期，penable 信号为 1，当 pready 信号为 1 时，表示写地址和写数据成功写入；在 phy 接口，写地址信号依照地址转换规则，转换成 pcs_lane_sel，pcs_mmd_addr，pcs_reg_addr 共 3 个信号，pcs_reg_wr信号为 1，成功把数据写入 PHY 寄存器，写访问完成；对于读访问，在 APB 接口处，首先 pselx 信号和 pwrite 信号与读地址信号对齐，pwrtie 信号为 0，表示一个APB 读请求，下一个时钟周期，penable 信号为 1，等待 pready 信号，在 phy 接口，读地址转换成 pcs_lane_sel，pcs_mmd_addr，pcs_reg_addr 共 3 个信号，pcs_reg_rd信号为 1，表示读取 phy 寄存器，当 rd_ack 信号为 1 时，读取 phy 寄存器的数据，将读响应信号与读数据信号传给 apb 接口，pready 信号为 1，成功读取 phy 寄存器的数据，读访问完成。
图 5.2 AXI 读数据波形图3. Apb 接口和 phy 接口的验证：图 5.3 为经过 RC 设备的 AXI 主接口，对 PHY 寄存器空间读写访问的波形图，对于写访问，在 APB 接口处，首先 pselx 信号和 pwrite 信号与写地址和写数据信号对齐，表示一个 APB 写请求，下一个时钟周期，penable 信号为 1，当 pready 信号为 1 时，表示写地址和写数据成功写入；在 phy 接口，写地址信号依照地址转换规则，转换成 pcs_lane_sel，pcs_mmd_addr，pcs_reg_addr 共 3 个信号，pcs_reg_wr信号为 1，成功把数据写入 PHY 寄存器，写访问完成；对于读访问，在 APB 接口处，首先 pselx 信号和 pwrite 信号与读地址信号对齐，pwrtie 信号为 0，表示一个APB 读请求，下一个时钟周期，penable 信号为 1，等待 pready 信号，在 phy 接口，读地址转换成 pcs_lane_sel，pcs_mmd_addr，pcs_reg_addr 共 3 个信号，pcs_reg_rd信号为 1，表示读取 phy 寄存器，当 rd_ack 信号为 1 时，读取 phy 寄存器的数据，将读响应信号与读数据信号传给 apb 接口，pready 信号为 1，成功读取 phy 寄存器的数据，读访问完成。
【参考文献】：
期刊论文
[1]Cadence全新SpeedBridge Adapter实现对PCIe 3.0设计的确认和验证[J]. 电子技术应用. 2013(09)
[2]PCI Express总线中消息中断的研究[J]. 唐雷雷,贺占庄. 微电子学与计算机. 2013(07)
[3]安捷伦推出增强的PCI Express3.0接收机特性测试解决方案 J-BERT N4903B能够处理PCIe3.0在接收机特性测试过程中SKP有序集的长度变化[J]. 电子测量技术. 2013(03)
[4]PCI Express专用DMA控制器设计与实现[J]. 牛少平,田泽,廖寅龙. 计算机技术与发展. 2012(07)
[5]泰克为PCI Express 3.0推出逻辑分析仪测试解决方案[J]. 单片机与嵌入式系统应用. 2010(06)
[6]OVL断言验证库的ARINC429通讯板卡设计验证[J]. 周德新,李珊. 计算机工程与设计. 2010(10)
[7]SoC片上五种总线标准的分析比较[J]. 邓崇亮,覃焕昌. 百色学院学报. 2008(03)
本文编号：3147283
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