H.264编码算法在双核DSP上的实现方法研究

发布时间：2021-04-25 15:06

　　H.264编码标准与以往各种编码标准相比,具有更高的编码效率。然而,其编码效率的提高是以增加编码算法的计算复杂度为代价的,较高的算法复杂度在一定程度上影响了H.264的产业化进程。国内外很多公司以及研究机构都在探讨H.264编码算法在嵌入式系统中,特别是数字信号处理器（DSP, Digital Signal Processor）平台上的实时解决方案。但是,由于H.264编码算法的复杂度以及嵌入式系统的资源限制,所以,至今没有较好的解决方案。针对美国模拟数字设备公司（ADI, Analog Devices Incorporation）的ADSP-BF561的系统架构以及H.264编码算法的特性,对H.264编码算法在ADSP-BF561上的实现方案做了一些研究、探讨。首先针对ADSP-BF561双核架构,将H.264编码算法中的模式选择、变换、量化、反量化、反变换、熵编码以及环路滤波、边界扩展、半像素插值分别分配到2个核中进行处理,同时,在这2个核之间采用半帧、半帧相叠加的方式来实现双核的并行。通过对ADSP-BF561上的高速缓存（Cache）和直接存储器访问（DMA, Direct ... 

【文章来源】：华中科技大学湖北省 211工程院校 985工程院校 教育部直属院校

【文章页数】：68 页

【学位级别】：硕士

【文章目录】：
摘要
ABSTRACT
1 绪论
    1.1 国内外研究概况
    1.2 本文的研究工作
    1.3 本文的主要结构
2 H.264 编码技术和BF561 开发平台
    2.1 H.264 的基本编码框架
    2.2 H.264 编码算法的核心技术
    2.3 ADSP-BF561 开发平台
    2.4 本章小结
3 总体设计方案
    3.1 系统的整体框架
    3.2 双核之间的通讯
    3.3 双核之间的任务分配
    3.4 双核之间的数据调度
    3.5 代码和数据的布局
    3.6 本章小结
4 总体实现方案
    4.1 H.264 编码算法在BF561 上的移植
    4.2 H.264 编码算法在双核上的并行
    4.3 BF561 上指令 Cache 的配置
    4.4 Core A 中的数据调度策略
    4.5 Core B 中的数据调度策略
    4.6 BF561 上的代码优化技术
    4.7 H.264 中运动估计算法的改进
    4.8 本章小结
5 编码器的性能分析
    5.1 编码速率
    5.2 主观质量
    5.3 客观质量
    5.4 本章小结
6 总结和展望
    6.1 全文工作总结
    6.2 未来工作展望
致谢
参考文献


【参考文献】：
期刊论文
[1]一种快速去块滤波器结构[J]. 王继山,李挥.  微电子学与计算机. 2005(11)
[2]基于DM642的视频编码Cache优化策略[J]. 王熹微,唐昆,崔慧娟.  微计算机信息. 2005(16)
[3]DSP基本体系结构和特点[J]. 窦海霓,朱铭锆.  今日电子. 2003(06)
[4]DSP应用的结构和发展方向[J]. 许伟.  电子技术应用. 1999(03)
[5]数字信号处理（DSP）器件综述[J]. 杨嘉伟.  制导与引信. 1998(04)



本文编号：3159599