低功耗高速片上缓冲存储器（Cache）设计

发布时间：2021-05-22 17:22

　　本文的主要工作是设计应用于32位嵌入式微处理器的低功耗高速数据和指令片上缓冲存储器（Cache）。本文分析了集成电路的飞速发展对低功耗处理器的要求和片上高速缓存器在SOC系统中的重要作用及其占的大额功耗比例的现状,提出低功耗高速Cache设计的必要性和可行性。最后根据两块Cache的不同功能要求,设计了低功耗与高速的数据和指令Cache。本文从Cache的总体结构着手,针对指令Cache对数据延迟的容忍性强于数据Cache的特点,提出了两相Tag比较结构,降低了指令Cache的功耗,提高了工作速度。同时采用动态电压控制优化了SRAM单元的存储性能,提高了数据的稳定性和可写性。具体的电路设计包含数字部分和全定制部分。数字外围电路的主要作用是提高命中率和降低失效惩罚,本文采用了综合型LFU替换算法提高命中率,另外采用FB优先预取技术和两级写缓存技术减小了失效时读写数据的等待时间。最后用处理器行为模型对Cache行为级模型进行了FPGA仿真验证。Cache全定制设计的主要目标是降低命中时的功耗和访存时间,提高数据的稳定性。本文在现有的Cache低功耗设计方法基础上结合最新的SRAM电路低功耗... 

【文章来源】：复旦大学上海市 211工程院校 985工程院校 教育部直属院校

【文章页数】：88 页

【学位级别】：硕士

【文章目录】：
摘要
英文摘要Abstract
第一章 低功耗设计技术和Cache综述
    1.1 低功耗设计问题
        1.1.1 低功耗设计的意义
        1.1.2 低功耗高速片上缓存器
        1.1.3 CMOS电路的功耗分析
    1.2 Cache综述
        1.2.1 Cache的工作原理
        1.2.2 Cache存储系统的四个问题
        1.2.3 Cache的性能指标
    1.3 本论文的主要工作和章节安排
        1.3.1 主要工作
        1.3.2 章节安排
第二章 Cache电路的总体结构
    2.1 Cache电路的架构
    2.2 参数选择和设计指标
        2.2.1 参数选择
        2.2.2 设计指标
    2.3 SRAM结构原理
        2.3.1 SRAM的基本结构和操作原理
        2.3.2 SRAM的静态噪声容限
        2.3.3 SRAM的动态电压转换下的写容限
    2.4 D-Cache的串行查找方式
    2.5 I-Cache的两相Tag比较设计
        2.5.1 原理与访存步骤
        2.5.2 两相Tag比较的低功耗与高速效果分析
        2.5.3 小结
第三章 Cache数字外围控制电路
    3.1 FB(Fill Buffer)的请求字优先读取和并行排空
    3.2 WB(Write Buffer)的两级分布
    3.3 综合型LFU替换策略
    3.4 状态机设计
    3.5 数字控制电路仿真和验证结果
第四章 面向低功耗的全定制Cache设计
    4.1 目前的低功耗Cache设计技术
    4.2 低功耗的读操作-间歇式预充电策略
        4.2.1 预充电策略
        4.2.2 改进的间歇式预充电电路
        4.2.3 仿真结果
    4.3 低功耗的电荷循环写操作
        4.3.1 电荷循环写策略
        4.3.2 电荷循环策略在本文中的应用
        4.3.3 仿真结果
    4.4 高稳定性低功耗电压控制方案
        4.4.1 单元阵列的写电压浮动和电压分列控制
        4.4.2 电压反偏与电压控制电路
    4.5 I-Cache的Tag省略比较
第五章 面向高速的全定制Cache设计
    5.1 LSDL译码电路
    5.2 字线驱动电路
    5.3 自定时电路
    5.4 高灵敏宽工作电压范围的灵敏放大器
    5.5 分裂式动态比较器
    5.6 关键路径基本单元的优化
第六章 全定制Cache电路仿真结果与物理实现
    6.1 Cache全定制电路的功能仿真
        6.1.1 Index Data读写操作功能仿真
        6.1.2 Index Tag读写操作功能仿真
        6.1.3 Index Valid读写操作功能仿真
        6.1.4 I-Cache的Compare两相读写操作功能仿真
        6.1.5 D-Cache的Compare单周期读写操作功能仿真
    6.2 Cache全定制电路的速度与功耗仿真与比较分析
    6.3 Cache全定制电路的物理实现与分析
第七章 总结与展望
参考文献
致谢


【参考文献】：
期刊论文
[1]一种低功耗的高性能四路组相联CMOS高速缓冲存储器（英文）[J]. 孙慧,李文宏,章倩苓.  半导体学报. 2004(04)



本文编号：3201383