16位改进型条件进位加法器电路设计

发布时间：2021-05-28 10:42

　　为提升数字信号处理电路的性能,对16位传统条件进位加法器（conditional carry select adder,CCS）的逻辑层布尔函数提出一种改进方案。使用Verilog语言和Synopsys对16位改进型和传统型条件进位加法器进行仿真分析。结果表明:该方案能在加法器功耗下降的同时实现关键路径延迟的明显降低,性能明显优于传统加法器。 

【文章来源】：兵工自动化. 2020,39(11)

【文章页数】：4 页

【部分图文】：

16位传统条件进位加法器结构

当Cin=0时，有其中：Xi和Yi分别是加法器2个输入的第i位；Ci是第i位求和后产生的进位信号；Si是第i位的和输出；Gi和Ri称作进位产生因子和进位传播因子，

综上所述：改进型的加法器虽然结构更为复杂(可能导致功耗增加)，但是其延迟性能和应用的灵活性从理论上都显著高于传统型的加法器。图4 16位改进型条件进位加法器结构

【参考文献】：
期刊论文
[1]采用SG3525A和AT89C51的直流高压脉冲电源电路设计[J]. 周程建,周克栋,赫雷,张俊斌,黄雪鹰.  兵工自动化. 2019(12)
[2]数字信号处理器中高性能可重构加法器设计[J]. 马鸿,李振伟,彭思龙.  计算机工程. 2009(12)
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硕士论文
[1]基于电路级的低功耗关键技术研究[D]. 杨玲.上海交通大学 2010



本文编号：3208124