高速DDR3 I/O单元关键电路设计
发布时间：2021-06-05 08:02
随着处理器性能的迅速发展,对接口电路的要求也越来越高。DDR3是目前广泛使用的一种高速接口技术,DDR3 IO是实现高速传输的关键技术。DDR3 IO设计面临的主要挑战有:随着接口电压的降低,设计对驱动能力提出了更高的要求;由于输出信号频率的提高,信号通过板级传输线容易在终端形成反射;栅氧的厚度越来越薄,对ESD防护电路提出了更高的要求等。本文针对上述问题,对DDR3IO单元关键电路进行研究,主要工作包括:（1）为了实现IO接口电路的高性能设计,发送器采用具有大尺寸MOS管驱动的片内ODT电路设计,使输出信号产生大的输出电流,以驱动长传输线大电容负载。为了提高传输信号读出速度,接收器采用两级运算放大器做比较读出电路,以快速精确比较放大输出信号。通过收发器片内ODT电路和两级运放电路的设计与优化,使IO接口电路的数据率达到2133Mbps,满足JEDEC的设计规范和设计要求。（2）为了提高IO接口电路的信号完整性,采用合适的拓扑结构来减少或防止传输线反射,数据信号通过串联端接拓扑结构来改善传输线反射,其他控制和地址信号采用并联端接拓扑结构来减小传输线反射。采用片外OCT校准单元来校准片内...
【文章来源】：国防科技大学湖南省 211工程院校 985工程院校
【文章页数】：73 页
【学位级别】：硕士
【部分图文】：
DDR接口电路
ODT校准结构
管栅极和 N 阱电位控制，从而克服了通过 IO 电路耐 5V 时的漏电流及栅氧可问题[14]。ER Worley 发表一篇名为《分内部电源域间信号布式栅极 ESD 网络》的文章[15]，通过对不同电源域和接收逻辑氧化物 ESD 灵敏度的研究，表明接收栅氧化物上的 ESD 应力可以分布在几个变极器中，而且还允许在 CDMBM 测试域之间进行大电压降的接口衰减网络设计。1.3 课题研究内容本课题针对核高基“抗核加固多核 DSP 器件”项目需求，研究 DDR3 IO 单键电路设计。主要研究内容如图 1.3 所示，包括 DDR3 I/O 输入输出单元、校生单元和 ESD 保护单元。片外校准控制器通过取样校准产生单元的校准比较结果 RCAL、PCAL、NCAL，控制校准单元产生端接 PVT 校准编程信PVT<4:0>、NPVT<5:0>、PPVT<5:0>，从而实现不同 PVT 条件下阻抗匹配。E护单元主要是保护输入输出单元PAD信号。通过本课题的研究，将突破DDR3路设计的关键技术问题，为后续 DDR4、DDR5 等其他高速 IO 电路的设计奠术基础。
【参考文献】：
期刊论文
[1]基于SMIC40LL工艺的DDR物理层IP设计[J]. 戴颉,张浩,杜丽,王强,孔亮. 中国集成电路. 2013(08)
硕士论文
[1]基于FPGA的DDR3 SDRAM控制器设计[D]. 董岱岳.山东大学 2015
[2]DDR3存储控制器的设计与实现[D]. 彭陈.国防科学技术大学 2014
[3]DDR3高速并行总线的信号与电源完整性分析[D]. 赵建凯.内蒙古大学 2013
[4]DDR3存储器接口电路的设计与实现[D]. 郭振业.复旦大学 2012
[5]集成电路典型工艺下I/O电路及片上ESD防护设计研究[D]. 李明亮.浙江大学 2011
[6]DDR SDRAM物理层的SSTL接口电路设计[D]. 张海良.哈尔滨工业大学 2010
[7]应用于流水线ADC中的全差分运算放大器[D]. 廖旺.电子科技大学 2010
本文编号：3211773
【文章来源】：国防科技大学湖南省 211工程院校 985工程院校
【文章页数】：73 页
【学位级别】：硕士
【部分图文】：
DDR接口电路
ODT校准结构
管栅极和 N 阱电位控制，从而克服了通过 IO 电路耐 5V 时的漏电流及栅氧可问题[14]。ER Worley 发表一篇名为《分内部电源域间信号布式栅极 ESD 网络》的文章[15]，通过对不同电源域和接收逻辑氧化物 ESD 灵敏度的研究，表明接收栅氧化物上的 ESD 应力可以分布在几个变极器中，而且还允许在 CDMBM 测试域之间进行大电压降的接口衰减网络设计。1.3 课题研究内容本课题针对核高基“抗核加固多核 DSP 器件”项目需求，研究 DDR3 IO 单键电路设计。主要研究内容如图 1.3 所示，包括 DDR3 I/O 输入输出单元、校生单元和 ESD 保护单元。片外校准控制器通过取样校准产生单元的校准比较结果 RCAL、PCAL、NCAL，控制校准单元产生端接 PVT 校准编程信PVT<4:0>、NPVT<5:0>、PPVT<5:0>，从而实现不同 PVT 条件下阻抗匹配。E护单元主要是保护输入输出单元PAD信号。通过本课题的研究，将突破DDR3路设计的关键技术问题，为后续 DDR4、DDR5 等其他高速 IO 电路的设计奠术基础。
【参考文献】：
期刊论文
[1]基于SMIC40LL工艺的DDR物理层IP设计[J]. 戴颉,张浩,杜丽,王强,孔亮. 中国集成电路. 2013(08)
硕士论文
[1]基于FPGA的DDR3 SDRAM控制器设计[D]. 董岱岳.山东大学 2015
[2]DDR3存储控制器的设计与实现[D]. 彭陈.国防科学技术大学 2014
[3]DDR3高速并行总线的信号与电源完整性分析[D]. 赵建凯.内蒙古大学 2013
[4]DDR3存储器接口电路的设计与实现[D]. 郭振业.复旦大学 2012
[5]集成电路典型工艺下I/O电路及片上ESD防护设计研究[D]. 李明亮.浙江大学 2011
[6]DDR SDRAM物理层的SSTL接口电路设计[D]. 张海良.哈尔滨工业大学 2010
[7]应用于流水线ADC中的全差分运算放大器[D]. 廖旺.电子科技大学 2010
本文编号：3211773
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