基于RISC-V的卷积神经网络处理器设计与实现

发布时间：2021-06-06 09:41

　　针对卷积神经网络对于运算资源需求的不断增长,和传统的硬件卷积加速方案在功耗、面积敏感的边缘计算领域难以应用的问题,设计并实现了一个低功耗嵌入式卷积神经网络加速处理器.目标处理器基于RISC-V指令集架构,内核扩展4条自定义神经网络指令,并在硬件层面实现加速处理.该卷积神经网络处理器最大程度的复用了原RISC-V的数据通路和功能模块,减小了额外的功耗和芯片面积等资源开销.目标处理器通过RISC-V官方标准测试集验证,并对MNIST手写数据集进行识别测试,正确率达到97.23%.在TSMC 40nm标准数字工艺下,目标处理器面积仅为0.34 mm^2,,动态功耗仅为11.1μw/MHz,与同期处理器相比,面积和功耗方面均具有一定优势. 

【文章来源】：微电子学与计算机. 2020,37(04)北大核心

【文章页数】：6 页

【部分图文】：

本文设计自定义指令格式

相较于其他的卷积神经网络处理器采用128位长指令,需要额外的译码操作[4-5].本文设计的指令类型为32位标准指令长度,较128位长指令有较大的提升.同时在译码阶段,尽可能的实现了同基本整数指令集RV32I译码电路的复用,减小了硬件电路设计的复杂度.图3为RV32I的标准指令格式.3.1.1 CONV指令设计

结合上文设计的四条自定义CNN加速指令,本文在原处理器架构的基础上进行了针对性的设计,主要增加了片上的临时数据存储器、卷积运算单元和针对自定义指令的流水线控制机制完善.CNN加速处理器架构设计如图4所示.同图1标准RISC-V处理器架构相比,主要添加了片上数据暂存器和卷积运算单元,同时添加了由数据存储器到片上数据暂存器的数据通路,用于支持VLOAD、VSTORE指令.由于4条定制指令大多为多周期指令,还需添加额外的流水线暂停控制信号.

【参考文献】：
期刊论文
[1]一种基于可编程逻辑器件的卷积神经网络协处理器设计[J]. 杨一晨,张国和,梁峰,何平,吴斌,高震霆.  西安交通大学学报. 2018(07)
[2]基于Rocket-Chip开源处理器的CNN加速模块的设计及实现[J]. 杨维科,贺光辉,景乃锋.  微电子学与计算机. 2018(04)
[3]面向网络报文转发的RISC-V压缩指令定制[J]. 吕倩茹,王彦鹏,曹壮,文梅.  计算机工程与科学. 2018(03)
[4]RISC-V架构的开源处理器及SoC研究综述[J]. 雷思磊.  单片机与嵌入式系统应用. 2017(02)
[5]卷积神经网络的FPGA并行加速方案设计[J]. 方睿,刘加贺,薛志辉,杨广文.  计算机工程与应用. 2015(08)

硕士论文
[1]具有卷积神经网络扩展指令的微处理器的设计与实现[D]. 马珂.西安理工大学 2018
[2]卷积神经网络处理器的设计与实现[D]. 阎强.西安理工大学 2017



本文编号：3214118