多接口采编存储技术的研究与实现
发布时间：2021-06-06 21:47
数据采编存储装置在智能交通以及飞机、卫星等武器装备系统的研制、测试、试验和维护等领域的应用十分广泛。在真实的飞行环境下进行飞行试验时,数据采编存储装置一方面要实现与飞行器的通信,另一方面要记录飞行器的工作状态和参数。飞行器的数据采编记录装置涉及多种接口类型数据的采集、编码和存储,因此,多接口采编存储技术的研究与实现有着重要的意义。本文主要针对多种通信接口的数据采编存储技术进行研究,具体包括:1553B总线接口、RS422接口、LVDS接口的电路设计及逻辑实现;数据混合编帧处理以及数据存储三个部分。论文首先介绍了数据采编记录装置的研究背景及意义,设计了采编存储装置的总体方案。其次,针对不同的通信接口分别进行了硬件电路的设计及逻辑实现,并对多种接口类型的数据进行了混合编帧处理;然后,完成了存储部分总体方案以及存储芯片控制逻辑的设计。本文使用VHDL硬件描述语言完成了FPGA逻辑设计,并运用模块化设计方法对各模块进行了划分。重点论述了1553B接口单元的方案选择、电路设计、BU-61580协议芯片的初始化配置,以及多通信接口数据传输速率不匹配问题的解决方法;并采用CRC+ECC双校验机制对打...
【文章来源】：中北大学山西省
【文章页数】：67 页
【学位级别】：硕士
【部分图文】：
UVPX3-SBD存储板卡Figure1-33UVPX3-SBDMemoryCard
中北大学学位论文27图3-11LVDS数据接收电路Figure3-11LVDS-datareceivingcircuit3.2.3LVDS接口逻辑设计LVDS接口单元的逻辑设计主要是对SN65LV1224串并转换芯片控制信号的电平操作以及大量数据的处理。传输线上的串行数据在进入FPGA之前利用电平转换芯片进行串并准换，解串后的数据位数为8bit。DS92LV1023串化器与DS92LV1224解串器需配对使用，为系统加电后，将两个芯片的所有输出引脚设置为三态输出，然后启动锁相环（PhaseLockedLoop）跟踪并锁定本地TCLK和REFCLK时钟。LVDS发送模块的串化器一直向LVDS接口单元的解串器发送同步信号，直到解串器的PLL成功锁定同步时钟后才停止发送。LVDS接收模块在完成同步时钟的锁定后开始接收数据，如果在数据传输过程中锁相环失锁，会将LOCK置为高电平，串化器通过读取LOCK信号的状态来判断是否发送同步信号[42]。同步操作完成后，串化器与解串器的LOCK均为低电平，此时，LVDS接收端开始接收10位数据信息。为了保证LVDS数据能够准确无误的传输，通常会让LVDS链路一直处于同步状态，随时为数据传输做好准备。但由于数据是突发传输，换言之，LVDS接口单元没有连续的数据源，因此通常会在没有数据源时写无效数据来维持链路的同步状态。传输的10位数据位中只有8位有效数据，其中的高两位用来判断数据信息是否有效，若高两位电平组合为“00”，代表数据有效，然后将解串后的8位有效并行数据传输至缓存FIFO_2中，若高两位电平组合不为“00”，代表数据无效。LVDS接口单元只接收有效数据，若接收到无效数据，直接将其丢弃。LVDS数据接收逻辑流程图如图3-12
中北大学学位论文29速度为10Mb/s，最长距离为1219米，然而若要使RS422数据的传输距离达到1219米，那么它的最大传输速度不可能为10Mb/s，实际上仅为100Kb/s。3.3.2RS422接口电路设计RS422数据接收电路主要负责接收1路数字信号、1路数据回读指令，数据传输速率分别为：5.28Mb/s、921.6Kb/s，但只对数字量信号进行记录，RS422接口电路设计如图3-13所示。论文选用TI（德州仪器）公司的DS26C32A作为RS422接口协议芯片，该芯片的工作电压是+5V，最多可接收4路RS422数据，最小差分输入电压为200mV，具有CMOS低功耗特性，因此，DS26C32A即可满足RS422数据的接收要求。而且该芯片内部集成的上下拉电阻可有效地避免没有使用的通道造成的输出震荡现象。图3-13RS422接口电路设计Figure3-13CircuitdesignofRS422interface为了提高电路抗干扰能力，对电路进行了隔离设计，隔离芯片选用了通过光电转化作用从而减小电信号干扰的光耦隔离芯片HCPL-0631[44]。HCPL-0631为双通道高速光耦隔离器，不仅可以承受5V的反向电压，还可以承受较长时间的瞬态干扰，另外，其传输速率可达10Mb/s，可满足电路要求。经过光耦隔离器后的TTL电平信号通过FPGA解码，解码后的8位并行数据暂存至异步FIFO中。为使HCPL0631能够稳定地输出数字信号，分别在数据输入端、输出端接入上拉电阻R16、R17[45]。电路收发端总是需要传输线进行信号连接，而信号的传输线效应会对传输速率较高的数字量信号产生影响[46]，为了有效保证接收端的信号完整性，论文在接收端并接了匹配电阻R27。传输线通常采用双绞屏蔽线，其特征阻抗大约为100～120Ω，设计中R27取100Ω。
【参考文献】：
期刊论文
[1]基于FPGA和FLASH的多路数据存储技术[J]. 吴嘉伟,魏志强,张会新. 现代电子技术. 2020(04)
[2]基于DDR2的高速图像数据传输系统设计[J]. 任勇峰,张泽芳,王国忠,张凯华. 电子技术应用. 2020(01)
[3]基于混合总线的数据采集记录系统设计[J]. 陈颖图,雷偲凡. 航空计算技术. 2019(06)
[4]一种基于LVDS长线传输的高可靠性优化设计[J]. 李金,焦新泉,王淑琴,刘东海. 测试技术学报. 2019(04)
[5]一种位宽可变的CRC校验算法及硬件实现[J]. 朱正鹏,朱旭锋,李宾,刘益华,王超. 航天控制. 2019(02)
[6]基于谐振式光学陀螺的RS422传输系统设计[J]. 赵锐,张成飞,孙颖,李鑫,刘俊,唐军. 压电与声光. 2018(05)
[7]一种通用可配置RS422总线管理技术[J]. 姬进. 电子测试. 2018(Z1)
[8]一种1553B总线控制器与处理器的接口设计方法[J]. 贾艳梅,钟红恩,张蛟,石晓进,魏广东. 空间电子技术. 2017(05)
[9]存储测试系统中FLASH的存储可靠性技术研究[J]. 高阳,王代华,王晓楠. 现代电子技术. 2017(18)
[10]基于小型无人机飞行试验的数据采集器[J]. 王瑜,芶志平. 压电与声光. 2017(02)
硕士论文
[1]基于FPGA的1553B总线远程终端设计研究[D]. 张吉康.中国科学院大学(中国科学院光电技术研究所) 2019
[2]堆叠式数据采集系统多模块数据通信与存储关键技术研究[D]. 王柳明.中北大学 2019
[3]某数据采集记录装置的关键技术研究[D]. 于皓博.中北大学 2019
[4]机载多通道信号采集系统研究[D]. 朱金瑞.中北大学 2019
[5]基于FPGA的数据采集存储搬移技术实现研究[D]. 谷广宇.哈尔滨工程大学 2018
[6]大容量NAND Flash阵列管理技术研究与实现[D]. 卢千红.哈尔滨工业大学 2018
[7]遥测数据记录器单元测试的关键技术研究[D]. 刘晨晖.中北大学 2017
[8]综控数据记录装置的设计与实现[D]. 武慧军.中北大学 2017
[9]面向多通道同步数据采集存储系统的设计与实现[D]. 索艳春.中北大学 2017
[10]捷联式航空重力仪数据采集控制系统设计与实现[D]. 王正俊.东南大学 2016
本文编号：3215201
【文章来源】：中北大学山西省
【文章页数】：67 页
【学位级别】：硕士
【部分图文】：
UVPX3-SBD存储板卡Figure1-33UVPX3-SBDMemoryCard
中北大学学位论文27图3-11LVDS数据接收电路Figure3-11LVDS-datareceivingcircuit3.2.3LVDS接口逻辑设计LVDS接口单元的逻辑设计主要是对SN65LV1224串并转换芯片控制信号的电平操作以及大量数据的处理。传输线上的串行数据在进入FPGA之前利用电平转换芯片进行串并准换，解串后的数据位数为8bit。DS92LV1023串化器与DS92LV1224解串器需配对使用，为系统加电后，将两个芯片的所有输出引脚设置为三态输出，然后启动锁相环（PhaseLockedLoop）跟踪并锁定本地TCLK和REFCLK时钟。LVDS发送模块的串化器一直向LVDS接口单元的解串器发送同步信号，直到解串器的PLL成功锁定同步时钟后才停止发送。LVDS接收模块在完成同步时钟的锁定后开始接收数据，如果在数据传输过程中锁相环失锁，会将LOCK置为高电平，串化器通过读取LOCK信号的状态来判断是否发送同步信号[42]。同步操作完成后，串化器与解串器的LOCK均为低电平，此时，LVDS接收端开始接收10位数据信息。为了保证LVDS数据能够准确无误的传输，通常会让LVDS链路一直处于同步状态，随时为数据传输做好准备。但由于数据是突发传输，换言之，LVDS接口单元没有连续的数据源，因此通常会在没有数据源时写无效数据来维持链路的同步状态。传输的10位数据位中只有8位有效数据，其中的高两位用来判断数据信息是否有效，若高两位电平组合为“00”，代表数据有效，然后将解串后的8位有效并行数据传输至缓存FIFO_2中，若高两位电平组合不为“00”，代表数据无效。LVDS接口单元只接收有效数据，若接收到无效数据，直接将其丢弃。LVDS数据接收逻辑流程图如图3-12
中北大学学位论文29速度为10Mb/s，最长距离为1219米，然而若要使RS422数据的传输距离达到1219米，那么它的最大传输速度不可能为10Mb/s，实际上仅为100Kb/s。3.3.2RS422接口电路设计RS422数据接收电路主要负责接收1路数字信号、1路数据回读指令，数据传输速率分别为：5.28Mb/s、921.6Kb/s，但只对数字量信号进行记录，RS422接口电路设计如图3-13所示。论文选用TI（德州仪器）公司的DS26C32A作为RS422接口协议芯片，该芯片的工作电压是+5V，最多可接收4路RS422数据，最小差分输入电压为200mV，具有CMOS低功耗特性，因此，DS26C32A即可满足RS422数据的接收要求。而且该芯片内部集成的上下拉电阻可有效地避免没有使用的通道造成的输出震荡现象。图3-13RS422接口电路设计Figure3-13CircuitdesignofRS422interface为了提高电路抗干扰能力，对电路进行了隔离设计，隔离芯片选用了通过光电转化作用从而减小电信号干扰的光耦隔离芯片HCPL-0631[44]。HCPL-0631为双通道高速光耦隔离器，不仅可以承受5V的反向电压，还可以承受较长时间的瞬态干扰，另外，其传输速率可达10Mb/s，可满足电路要求。经过光耦隔离器后的TTL电平信号通过FPGA解码，解码后的8位并行数据暂存至异步FIFO中。为使HCPL0631能够稳定地输出数字信号，分别在数据输入端、输出端接入上拉电阻R16、R17[45]。电路收发端总是需要传输线进行信号连接，而信号的传输线效应会对传输速率较高的数字量信号产生影响[46]，为了有效保证接收端的信号完整性，论文在接收端并接了匹配电阻R27。传输线通常采用双绞屏蔽线，其特征阻抗大约为100～120Ω，设计中R27取100Ω。
【参考文献】：
期刊论文
[1]基于FPGA和FLASH的多路数据存储技术[J]. 吴嘉伟,魏志强,张会新. 现代电子技术. 2020(04)
[2]基于DDR2的高速图像数据传输系统设计[J]. 任勇峰,张泽芳,王国忠,张凯华. 电子技术应用. 2020(01)
[3]基于混合总线的数据采集记录系统设计[J]. 陈颖图,雷偲凡. 航空计算技术. 2019(06)
[4]一种基于LVDS长线传输的高可靠性优化设计[J]. 李金,焦新泉,王淑琴,刘东海. 测试技术学报. 2019(04)
[5]一种位宽可变的CRC校验算法及硬件实现[J]. 朱正鹏,朱旭锋,李宾,刘益华,王超. 航天控制. 2019(02)
[6]基于谐振式光学陀螺的RS422传输系统设计[J]. 赵锐,张成飞,孙颖,李鑫,刘俊,唐军. 压电与声光. 2018(05)
[7]一种通用可配置RS422总线管理技术[J]. 姬进. 电子测试. 2018(Z1)
[8]一种1553B总线控制器与处理器的接口设计方法[J]. 贾艳梅,钟红恩,张蛟,石晓进,魏广东. 空间电子技术. 2017(05)
[9]存储测试系统中FLASH的存储可靠性技术研究[J]. 高阳,王代华,王晓楠. 现代电子技术. 2017(18)
[10]基于小型无人机飞行试验的数据采集器[J]. 王瑜,芶志平. 压电与声光. 2017(02)
硕士论文
[1]基于FPGA的1553B总线远程终端设计研究[D]. 张吉康.中国科学院大学(中国科学院光电技术研究所) 2019
[2]堆叠式数据采集系统多模块数据通信与存储关键技术研究[D]. 王柳明.中北大学 2019
[3]某数据采集记录装置的关键技术研究[D]. 于皓博.中北大学 2019
[4]机载多通道信号采集系统研究[D]. 朱金瑞.中北大学 2019
[5]基于FPGA的数据采集存储搬移技术实现研究[D]. 谷广宇.哈尔滨工程大学 2018
[6]大容量NAND Flash阵列管理技术研究与实现[D]. 卢千红.哈尔滨工业大学 2018
[7]遥测数据记录器单元测试的关键技术研究[D]. 刘晨晖.中北大学 2017
[8]综控数据记录装置的设计与实现[D]. 武慧军.中北大学 2017
[9]面向多通道同步数据采集存储系统的设计与实现[D]. 索艳春.中北大学 2017
[10]捷联式航空重力仪数据采集控制系统设计与实现[D]. 王正俊.东南大学 2016
本文编号：3215201
本文链接：https://www.wllwen.com/kejilunwen/jisuanjikexuelunwen/3215201.html
