基于显式通信指令集的分片式处理器模拟器开发

发布时间：2021-06-14 03:20

　　近二十年来集成电路制造工艺的飞速发展导致连线延迟、功耗、存储器访问、设计复杂度、成本等成为限制处理器性能的主要因素。由于流水线深度已经接近极限,集总式结构的超标量处理器性能提升遇到瓶颈。分布式体系结构成为处理器发展的主要趋势。显式通信指令集（Explicit Data Graph Execution, EDGE）中,指令之间的交互通过显式的编码来进行,不再通过集总式的寄存器堆来进行,通过这种方式编译器将指令间相关性传递给硬件。这使得EDGE指令集在发掘指令集并行度、提高性能/功耗比、降低设计复杂度、提高微结构可扩展性等方面优于RISC指令集,并且适合用分布式结构实现。本文在M5模拟器上实现了目标模拟器,即基于显式通信指令集的分片式处理器周期精确模型。该模拟器可以运行TRIPS工具链生成的二进制代码。首先,总结各种该体系结构处理器,将执行过程分为4个阶段。然后,在M5模拟器O3-CPU架构上,对各个阶段功能进行描述,对主要的硬件资源进行建模,完成模拟器。通过SPEC2000测试程序,验证模拟器功能,并评估其性能。模拟器功能正确,速度介于TRIPS功能模型和周期精确模型之间。最后,用模拟器... 

【文章来源】：哈尔滨工业大学黑龙江省 211工程院校 985工程院校

【文章页数】：53 页

【学位级别】：硕士

【部分图文】：

单个周期内能访问的芯片面积比例[8]

哈尔滨工业大学工学硕士学位论文芯片功耗的重要组成部分。而经济因素、运用场合、散热技术等多方面的限制，为每个芯片定下了最大功工业协会对 3 种不同用途处理器功耗的预计。可以并不像可用的晶体管一样遵从摩尔定律。如何在功耗为微处理器设计者必须考虑的问题。

图 1-3 SIA 对处理器功耗的预计[9 ]Fig.1-3 Estimate of process or power by SIA[9 ]访问：虽然随着工艺水平的提高，芯片中可以集成的存然而由于门延迟和连线延迟的相对速度差持续扩大，使的存储器单元数随着工艺提高基本保持不变甚至变小。过使用大的片上存储器来提高性能的处理器，会因为存加而不能提高性能。同时，由于片内和片外时钟频率差存储器总线类型带宽、片外存储器的芯片类等因素的制差距进一步加大。杂度：随着工艺尺寸的下降，更多的设计流程和工艺参程之中，同时更多的功能不得不根据设计需求集成到芯设计复杂度不断提升。然而人们的设计能力却受到工具线等多方面因素的影响，导致设计能力和芯片复杂度的 1-4 显示了芯片复杂平均每年增长约 58％，而人们的增长了 21%。


本文编号：3228955