600MHz DSP芯片S部件的设计与优化
发布时间：2021-07-08 16:57
数字信号处理器（DSP）是一种专门为处理数字信号而设计的微处理器。自从80年代初诞生以来,DSP技术得到了飞速的发展,目前,DSP已经在社会生活的各个领域得到广泛的应用,尤其是在军事、通信、控制技术方面。越来越多的应用对DSP的性能提出了更高的要求。FT-CXX是一款研制中的高性能32位定点运算DSP芯片,它采用超长指令字结构,一拍内可以同时流出8条指令,设计目标主频达到600MHz,是国内现有DSP芯片中性能最高的产品。作者作为研制人员之一参与了该款DSP的研制,负责CPU内核中重要部件S部件的设计与实现。本文详细介绍了S部件的设计以及为达到主频600MHz的指标所作的全定制优化。S部件是FT-CXX中执行逻辑运算、算术运算、位域操作和控制转移指令的重要部件,本文介绍了S部件的体系结构和模块划分,详细阐述了S部件的逻辑设计,通过逻辑综合进行了性能分析,并结合设计目标对其中的关键路径和关键部件制定了优化的方案。移位器是S部件中一个主要的运算单元,EXT指令执行过程需要串行两次移位使得移位器性能成为制约S部件设计的瓶颈,经过实验证明只有采用全定制设计才能达到设计目标。本文采用动态电路设计...
【文章来源】：国防科技大学湖南省 211工程院校 985工程院校
【文章页数】：78 页
【学位级别】：硕士
【部分图文】：
图I一1TI公司DSP性能发展m
辑好的版图还可能与实际电路图不一致，所以还要通过 Lvs(LayoutversusSchematic)验证，确保得到的版图能实现设计的功能。检查通过之后，Astro的布局布线工作基本上就结束了，得到如图3一14所示的版图设计结果，延时在790P，左右，面积为 120X273umZ，达到了设计的预期目标。图3一 14Logi模块物理设计版图结果互3.5关键部件设计优化通过上一节的半定制设计，我们完成了S部件执行栈中时序相对宽松的逻辑运算模块，接下来我们研究其中延时较大的关键路径，并制定优化方案。3.5.1规格化数模块设计优化置位(SET)，或者清零(CLR)指令主要执行这样一种操作
图4一10模拟了两种不同情况下放电到0的过程，第一个下降沿为预冲到VDD的情二个下降沿为预冲到vDD一v，的情况，当负载电容为0.01Pf时，预冲到vDD的下降3.05e一115，预冲到VDD一V:的下降延时为1.37e一115，仅是之前下降沿延时的一，由此可见，采用NMOS连接反相时钟作为输入节点预冲管，相比采用PMOS管以获得较大的性能提升。(3)输出节点预冲及保持电路输出节点预冲及保持电路包括输出预冲和电平恢复两部分，如图4一11所示。输由一个连接到时钟端的PMOS管来完成，clk为低时对输出节点预冲，clk为高时求clk--州Q卜/图4一11输出节点预冲电路
【参考文献】：
期刊论文
[1]深亚微米下ASIC后端设计及实例[J]. 何小虎,胡庆生,肖洁. 中国集成电路. 2006(08)
[2]高速动态电路设计[J]. 王永建,彭洪,张志峰,林正浩. 集成电路应用. 2006(02)
[3]ASIC设计流程和方法[J]. 王永清,王礼生. 中国集成电路. 2005(12)
[4]深亚微米集成电路静态功耗的优化[J]. 石乔林,李天阳,田海燕. 微计算机信息. 2005(25)
[5]DSP芯片核内高性能移位器设计与验证[J]. 姚军,陈杰,林兆军. 计算机工程与设计. 2005(08)
[6]动态CMOS多米诺逻辑电路的研究[J]. 范军,张宏,张宏庆,沈桂芬. 辽宁大学学报(自然科学版). 2005(03)
[7]深亚微米集成电路设计中串扰分析与解决方法[J]. 马剑武,陈书明,孙永节. 计算机工程与科学. 2005(04)
[8]深亚微米MOSFET阈值电压模型[J]. 李艳萍,徐静平,陈卫兵,邹晓. 微电子学. 2005(01)
[9]基于FPGA实现快速移位器的设计方案比较[J]. 陈雷,高德远,樊晓桠,胡剑,周昔平. 计算机工程与应用. 2003(31)
[10]一种高性能32位移位寄存器单元的设计[J]. 李强,杨雪飞,杨青松,程君侠. 半导体技术. 2003(07)
本文编号：3271970
【文章来源】：国防科技大学湖南省 211工程院校 985工程院校
【文章页数】：78 页
【学位级别】：硕士
【部分图文】：
图I一1TI公司DSP性能发展m
辑好的版图还可能与实际电路图不一致，所以还要通过 Lvs(LayoutversusSchematic)验证，确保得到的版图能实现设计的功能。检查通过之后，Astro的布局布线工作基本上就结束了，得到如图3一14所示的版图设计结果，延时在790P，左右，面积为 120X273umZ，达到了设计的预期目标。图3一 14Logi模块物理设计版图结果互3.5关键部件设计优化通过上一节的半定制设计，我们完成了S部件执行栈中时序相对宽松的逻辑运算模块，接下来我们研究其中延时较大的关键路径，并制定优化方案。3.5.1规格化数模块设计优化置位(SET)，或者清零(CLR)指令主要执行这样一种操作
图4一10模拟了两种不同情况下放电到0的过程，第一个下降沿为预冲到VDD的情二个下降沿为预冲到vDD一v，的情况，当负载电容为0.01Pf时，预冲到vDD的下降3.05e一115，预冲到VDD一V:的下降延时为1.37e一115，仅是之前下降沿延时的一，由此可见，采用NMOS连接反相时钟作为输入节点预冲管，相比采用PMOS管以获得较大的性能提升。(3)输出节点预冲及保持电路输出节点预冲及保持电路包括输出预冲和电平恢复两部分，如图4一11所示。输由一个连接到时钟端的PMOS管来完成，clk为低时对输出节点预冲，clk为高时求clk--州Q卜/图4一11输出节点预冲电路
【参考文献】：
期刊论文
[1]深亚微米下ASIC后端设计及实例[J]. 何小虎,胡庆生,肖洁. 中国集成电路. 2006(08)
[2]高速动态电路设计[J]. 王永建,彭洪,张志峰,林正浩. 集成电路应用. 2006(02)
[3]ASIC设计流程和方法[J]. 王永清,王礼生. 中国集成电路. 2005(12)
[4]深亚微米集成电路静态功耗的优化[J]. 石乔林,李天阳,田海燕. 微计算机信息. 2005(25)
[5]DSP芯片核内高性能移位器设计与验证[J]. 姚军,陈杰,林兆军. 计算机工程与设计. 2005(08)
[6]动态CMOS多米诺逻辑电路的研究[J]. 范军,张宏,张宏庆,沈桂芬. 辽宁大学学报(自然科学版). 2005(03)
[7]深亚微米集成电路设计中串扰分析与解决方法[J]. 马剑武,陈书明,孙永节. 计算机工程与科学. 2005(04)
[8]深亚微米MOSFET阈值电压模型[J]. 李艳萍,徐静平,陈卫兵,邹晓. 微电子学. 2005(01)
[9]基于FPGA实现快速移位器的设计方案比较[J]. 陈雷,高德远,樊晓桠,胡剑,周昔平. 计算机工程与应用. 2003(31)
[10]一种高性能32位移位寄存器单元的设计[J]. 李强,杨雪飞,杨青松,程君侠. 半导体技术. 2003(07)
本文编号：3271970
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