多协议仲裁加解密读写CPU内存的IP核设计

发布时间：2021-08-04 20:38

　　传统优先级反转或固定优先级仲裁方式会降低CPU （central processing unit）访存效率,且无法对内存数据进行保护。为此,设计一种能够仲裁控制多协议对CPU内存单元进行高效加解密读写的数字IP （intellectual property）。将同步电路与握手协议结合,实现两种协议间的跨时钟域处理;对多协议间的高效仲裁进行研究,提出饱和仲裁算法;设计以地址为种子的伪随机加密算法,完成对内存读写数据的加解密操作;设计自定义的访存协议,完成对内存的直接存取。仿真和流片结果表明,设计能很好调度多接口协议访存,防止CPU内存单元内的数据被非法破解。 

【文章来源】：计算机工程与设计. 2020,41(05)北大核心

【文章页数】：5 页

【部分图文】：

饱和仲裁算法

主流的加密算法（如RSA,MD5,DES等），安全性能较高，但是对于通用型数字SOC芯片而言，若集成此类IP，会加大芯片成本和复杂度[7]。因此，为了保护内存中的数据和代码，可采用伪随机加密算法对其进行加密。因为CPU访存与地址强相关，所以利用地址作为种子的伪随机加解密算法为较好的选择。如图4所示。先对地址进行锁存和不规则的变换处理，然后使用LFSR伪随机序列产生器产生伪随机数，LFSR即是线性反馈移位寄存器，由移位寄存器和组合逻辑反馈组成，给定前一状态的输出，将该输出的线性函数再用作输入的移位寄存器。在数字电路实现中，一个n阶的LFSR由n个D触发器和若干个异或门组成，为便于设计，此设计中采用EE型LFSR，其多项式如式（1）所示

与公式所对应的数字电路如图5所示。其中gm为反馈系数，取值只能为0或者1，取为0时表明不存在该反馈电路，取为1时表明存在该反馈电路，g0恒为1。由此可知，LFSR需要多个时钟周期的移位才能产生伪随机序列，若按此进行设计，会极大降低CPU的访存效率。因此，在此设计中，为了保证访存效率，可将Dm～D0设定为固定值，而将变换后的地址代替其直接作为输入，一个周期后从Qm～Q0得到输出，而地址会时刻变化且内部进行变换，这样的话，既保证了数据的随机性，又保证了数据在一个时钟周期内加解密完成，然后用产生的伪随机序列与可配置的二项式POLY相加，将得到的结果与读写数据进行异或操作，从而实现对内存单元内数据的加密写入和解密读出，其中POLY为一个可配置寄存器值，这样的话，用户可根据需求，随时微调加密算法，极大地保护内存数据的安全[8]。例如，若数据和访存地址均为32位，初始Dm～D0设为32′h87654321，访存地址变换后为32′h75318642，那么与之所对应的伪随机数列输出为32′hf254c563,POLY设为32′h92413，非加密数据为32′h80，那么加密后的数据应为32′hf25de9f6。由此可见，将访存地址和伪随机数列强相关起来，且修改LFSR的用法，可以实现在一个时钟周期内完成对内存数据的高效加解密。

【参考文献】：
期刊论文
[1]线性扰码重建算法性能分析[J]. 钟兆根,孙雪丽,马钰.  系统工程与电子技术. 2019(02)
[2]一种高可靠SoC芯片的系统级设计方法[J]. 柳泽辰,蒋剑飞,王琴,关宁.  微电子学与计算机. 2018(07)
[3]一种AHB总线矩阵IP核的设计与实现[J]. 顾锐,阮成肖.  自动化应用. 2018(06)
[4]基于AMD硬件内存加密机制的关键数据保护方案[J]. 吴宇明,刘宇涛,陈海波.  信息安全学报. 2018(01)
[5]基于UVM的多通路航空总线收发器IP验证[J]. 阎芳,李哲玮,田毅,范毓洋.  电光与控制. 2018(01)
[6]MD5加密算法的安全性分析与改进[J]. 任杰麟.  农业图书情报学刊. 2017(07)

硕士论文
[1]基于RISC-V指令集处理器的控制器研究[D]. 滕宇.黑龙江大学 2018
[2]基于超混沌的伪随机序列发生器的FPGA实现[D]. 胡玉庆.天津工业大学 2018
[3]处理器核的性能分析及其分支预测结构优化[D]. 吴金磊.国防科学技术大学 2016



本文编号：3322368