AHB接口8051兼容处理器IP设计研究

发布时间：2021-09-05 11:34

　　面向10到100 MIPS性能需求的SoC系统,本课题在8位8051兼容内核基础上进行扩展研究。为利于借助兼容32位商用SoC总线的IP资源进行设计重用,并借助相应的软硬件开发工具,本课题选择了AMBA 2.0总线规范。该设计为8051兼容内核扩展了AHB主设备接口,使之能以标准32位AHB主设备IP的形式用于AMBA SoC。内部的桥接电路完成了8051内部总线与AHB总线之间的协议转换。封装而成的处理器IP能无缝替换原有的32位处理器,有助于加快系统研发以及构建低成本的SoC解决方案。同时利用最新的存储工艺制程发展,本课题采用0.18um工艺的片上嵌入式FLASH存储器作为程序存储器,使得封装的处理器IP具有更好的可编程性能。本课题分析了性能瓶颈,提出了添加指令高速缓存的设计方案。通过参数化建模指令高速缓存,本课题得到了8051构架下指令高速缓存的性能特性随参数的变化关系。在测试结果和设计约束的基础上,本课题实现了一种128字节容量的直接映射方式指令高速缓存,使得系统能工作于176MHz时钟频率。相比直接集成嵌入式FLASH方案最高工作于47.4MHz具有最高11.85 MIPS峰... 

【文章来源】：浙江大学浙江省 211工程院校 985工程院校 教育部直属院校

【文章页数】：99 页

【学位级别】：硕士

【部分图文】：

图0一SDW8051SFR总线时序

攻_义飞七义)2_丫万而__X如刀__了一一{一\_{_____/一图0一 7DW8051处理核心节拍 2.3.2SFR总线访存时序clk/eyeleS斤rd\__声-c4议\声不\一厂\一不\才一\声一\一尸C1一水c2二丫毛3一半，次国一义j_X户…犯了-一\_S介addrS介 datainS介data out..时:j图0一SDW8051SFR总线时序通过特殊功能寄存器 (SFR)总线对SFR进行读写需满足图2一5所示的时序。写操作在处理器的Cl周期给出并在Cl周期结束的上升沿完成，读操作在C3周期给出并在C3周期结束锁存读入的数据。2.3.3工RAM总线访存时序clk汽一.c竺le阵Ir曰旧_田一nl图0一gD、 V8051IRAM总线时序一26一

mem一srd--nmemd日 taOot图0一 nDWSO51MEM总线XROM读时序Dw8051通过存储(MEM)总线访问外部指令存储器(XROM)。读指令操作在C3和C4周期给出，指令在C4周期结束的时钟上升沿被锁存，见图2一8。一27一

【参考文献】：
期刊论文
[1]一种并行指令Cache的设计与实现[J]. 刘宗林,马卓,鲁建壮,唐涛.  微电子学与计算机. 2007(12)
[2]一种嵌入式微处理器cache存储体系结构设计[J]. 鲍东星,李晓明.  电测与仪表. 2007(08)
[3]基于ARM7TDMI的Icache controller设计[J]. 石广源,王娇.  辽宁大学学报(自然科学版). 2007(03)
[4]8位微控制器如何成为系统单芯片解决方案[J]. Keith Coffey.  电子与电脑. 2004(07)
[5]基于8051内核SoC的模拟验证与仿真[J]. 李杰,王超,周桦,邹勇.  单片机与嵌入式系统应用. 2003(09)

硕士论文
[1]基于FPGA的8051SOC设计[D]. 农英雄.东北大学 2006



本文编号：3385274