PCI总线IP CORE的FPGA实现

发布时间：2021-10-16 13:33

　　本论文采用基于IP复用技术的设计原则和方法对PCI总线主设备控制器IPCORE的设计与实现进行了研究。在深入分析和理解PCI总线协议的基础上,以FPGA为硬件平台,采用自顶向下的设计方法和自底向上的验证策略,成功实现了IP CORE与PCI总线的接口连接。论文侧重于对PCI总线协议的实现,提出了IP CORE的总体设计方案,分析了各个模块的功能作用,给出了PCI配置空间、单周期读、写交易、DMA传输和中断处理的详细设计过程,并根据FPGA的验证方法对IP CORE进行了功能仿真,布局布线后的时序仿真和PCB板卡的硬件调试。证明了IP CORE的设计完成了要求的功能。论文提出的IP复用技术,良好的代码设计原则和完整的验证策略对提高设计的灵活性和集成度,确保产品的可靠性和稳定性都有一定的参考价值。 

【文章来源】：西安电子科技大学陕西省 211工程院校 教育部直属院校

【文章页数】：70 页

【学位级别】：硕士

【部分图文】：

LogiCORE内部结构框图

而不得不终止传输，即所谓的超时。究其超时的原因，不是目标设备产生的访问延时，就是要做的操作耗时太长。如图3.4所示，在时钟3处，主设备撤销了FRAME#信号而建立了IRDY#，说明它己得知目前的操作已完成，便以此方式提出终止，而此时TRDY#也正好有效，故最后一个数据被传输，当时钟4到来时，IRDY#己撤销，因为此时传输己经完成

3.3.5PCI总线上的设备选择信号一个设备是否被选中，是由DEVSEL#信号来指示的。DEVSEL#由当前传输中的目标设备所驱动，如图3.5所示。CLKF队ME翻口一IRDY禅TRDY禅DEvsE“一‘。一及通必诞级随亘办应乙--一‘-图3.5设备选择的时序关系DEVSEL#信号可在地址段之后的1个、2个或3个时钟处被驱动，具体时刻可在配置空间的状态寄存器中指定。DEVSEL#的有效必须早于或同时于目标设备的TRDY#、STOP#或读数据的时钟边沿，也就是说，一个目标设备要先置DEVSEL#有效后才能发出其它目标响应信号。一旦目标设备确定了DEVSEL#信号，就不能在FRAME#被撤销而IRDY#有效时和最后数据段完成之前撤销它。在正常的主设备终止情况下，DEVSEL#的撤销必须与TRDY#的撤销同时发生。如果在FRAME#有效后的3个时钟周期内，没有设备发出DEVSEL#，则按负向译码的设备便可以置DEVSEL#有效并拥有传输的权力。倘若整个系统中没有一个负向译码的设备，则主设备就收不到有效的DEVSEL#信号

【参考文献】：
期刊论文
[1]FPGA实现PCI总线接口技术[J]. 郭天天,卢焕章,常青.  电子产品世界. 2002(08)



本文编号：3439896