基于65nm技术平台的低功耗嵌入式SRAM设计

发布时间：2022-10-09 11:54

　　随着集成电路技术的发展,数据吞吐量不断上升以及系统低功耗要求,现今的系统级芯片（System-On-Chip,SOC）对存储器的需求越来越大,嵌入式存储器在SOC的面积比重逐年增加,预计到2014年会达到大约90%。因此嵌入式SRAM的集成度,速度,功耗在整个系统级芯片中的重要性变得越来越突出。所以在设计系统级芯片时选择一个合适的嵌入式SRAM是非常关键的。 芯片的速度和集成度在不断提高,功耗密度也同时显著增大,为了减小芯片的功耗、延长手持设备中电池的使用时间、降低芯片的封装及散热成本,在芯片设计和实现时必须特别考虑功耗因素。 本文主要针对嵌入式64K Bit静态嵌入式存储器的设计进行了详细的阐述。芯片采用了先进的65 nm低功耗工艺平台。由于采用了存储阵列划分、分级位线、动态译码逻辑及CMOS正反馈差分放大器等先进技术,该存储器的读写速度可达到0.717 ns。由于采用multi-block结构及自时序复位逻辑电路功动态功耗明显降低。Power gating技术的应用也使芯片的静态功耗降低38%。失效列位移失效行屏蔽技术用于存储器的内建自修复,该方案接口简单、在保... 

【文章页数】：76 页

【学位级别】：硕士

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目录
摘要
ABSTRACT
第一章 绪论
    1.1 课题研究意义
    1.2 嵌入式存储器的特点及分类
    1.3 嵌入式SRAM的优势
    1.4 嵌入式SRAM低功耗的要求
    1.5 嵌入式SRAM的发展趋势
    1.6 嵌入式SRAM的设计方法
    1.7 设计的主要工作和创新点
第二章 65nm工艺技术平台的介绍
    2.1 工艺技术的发展和挑战
    2.2 65nm工艺技术的主要特点
    2.3 65nm器件技术介绍
    2.4 纳米级CMOS工艺平台引入的设计思考
第三章 低功耗嵌入式SRAM的架构设计
    3.1 设计要求
    3.2 嵌入式SRAM(eSRAM)的架构设计
    3.3 eSRAM功耗分布
第四章 低功耗嵌入式SRAM的电路设计
    4.1 嵌入式SRAM的结构
    4.2 存储单元的研究
        4.2.1 静态六管单元的研究
        4.2.2 静态六管单元的设计考虑
    4.3 行译码器的研究
    4.4 灵敏放大单元的研究
        4.4.1 读出放大单元(Sense Amplifier,SA)的分类
        4.4.2 电压型正反馈差分放大器
        4.4.3 全互补正反馈差分读出放大器
    4.5 分级位线(Divided Bitline)的研究
        4.5.1 分级位线(Divided Bit Line)的结构与特点
        4.5.2 分级位线的优势
    4.6 自时序的研究
    4.7 时钟产生电路的研究
    4.8 输入输出缓冲单元
    4.9 冗余单元(Redundancy)
    4.10 静态功耗控制单元
    4.11 小结
第五章 低功耗嵌入式SRAM的版图设计
    5.1 eSRAM版图发计特点
    5.2 版图结构:
    5.3 小结
第六章 嵌入式SRAM的仿真
    6.1 嵌入SRAM的仿真的方法
    6.2 eSRAM的仿真结果
    6.3 小结
第七章 总结
结束语
参考文献
致谢


【参考文献】：
期刊论文
[1]CMOS SRAM单粒子翻转效应的解析分析[J]. 贺朝会,李国政,罗晋生,刘恩科.  半导体学报. 2000(02)

博士论文
[1]嵌入式SRAM性能模型与优化[D]. 顾明.东南大学 2006



本文编号：3688592