高效可容错末级Cache的设计与实现

发布时间：2017-10-02 00:33

  本文关键词：高效可容错末级Cache的设计与实现

  更多相关文章： 多核处理器 末级Cache 替换算法 优先权 共享私有空间划分 “伪命中” 容错 可靠性

【摘要】：随着应用需求的发展和芯片设计技术的进步,多核处理器已经成为当前处理器的主流架构。目前,多核处理器普遍采用增加缓存级数以及增大末级缓存容量来缓解日益严重的“存储墙”问题。但是,大容量末级Cache的设计面临着片上线延迟的不断增长、有限的片外访存带宽、多线程相互干扰、可靠性急需提高等诸多挑战。研究如何设计具有高效管理策略和可容错的末级Cache具有重要意义。Matrix-M是一款自主研发的高性能多核DSP,其研发的成功将对我国核心芯片自主可控战略具有重要意义。本文以Matrix-M DSP为背景,对其末级Cache的高效管理策略和可容错机制进行了设计和实现,具体工作和主要贡献体现在以下几个方面:首先,介绍了芯片的整体结构和存储层次,分析末级Cache的设计需求,并根据设计需求确定了数据体和Tag体结构、替换算法、映象规则、写策略以及管理控制策略。其次,设计并实现三种末级Cache高效管理策略:1)在传统替换算法的基础上融入优先权,使驻留在Cache中的数据拥有不同的级别,有效地缓和了末级Cache局部性相对较差的问题,减少了末级Cache的缺失率;2)通过配置外存空间的编址方式实现末级Cache共享私有空间的灵活划分,提高了整个末级Cache的空间利用率;3)在写分配的基础上,提出一种“伪命中”的写策略,减少了末级Cache访问的强制缺失。实验结果表明,三种管理策略使末级Cache性能分别得到不同程度的提高。然后,设计并实现了基于Hsiao码的末级Cache可容错机制。从编解码实现、错误处理以及数据一致性处理三个方面进行了具体展开。逻辑综合以及实验分析表明该机制的硬件开销和效率能够满足设计需求。最后,对整个末级Cache设计进行系统的功能验证以及综合优化。实验结果表明:末级Cache设计的功能正确,达到覆盖率收敛;在某厂家45 nm工艺下时序、面积以及功耗满足设计要求。
【关键词】：多核处理器 末级Cache 替换算法 优先权 共享私有空间划分 “伪命中” 容错 可靠性
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2014
【分类号】：TP332
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本文编号：956591