MIPS架构CPU设计及SoC系统实现

发布时间：2017-10-05 21:34

  本文关键词：MIPS架构CPU设计及SoC系统实现

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【摘要】：CPU是电子信息产品的核心,是半导体产业技术最密集、最具战略价值的产品,也是一个国家技术实力的象征。CPU相关的设计研发有着重大的学术意义和现实意义。大量国内外文献表明,一些学者成功地在FPGA上完成了各种CPU的实现。然而,大部分实现并没有对CPU的性能进行严格测试,并且没有实现一个完整的SoC系统,不能实际使用。本设计实现了一个32位MIPS架构CPU,并以该CPU为主控核心实现了一个完整的SoC系统。本系统主要的工作为：在CPU实现方面,采用verilog硬件描述语言实现了程序地址计算、指令缓存读取、分支历史表访问、指令缓存命中检测、指令缓存替换选择、指令缓存路选择、指令总线访问、指令缓存更新、分支预测、返回地址预测、通用寄存器读取、指令译码、数据相关处理、算术逻辑操作、乘除操作、分支操作、数据缓存读取、数据缓存命中检测、数据缓存替换选择、数据缓存路选择、数据总线访问、数据缓存更新、特权寄存器访问、系统定时器、异常返回处理、写回通用寄存器操作等功能；在SoC系统实现方面,实现了AMBA总线互联器、AHB总线仲裁器、AHB总线译码器、AHB2APB总线桥接器、FLASH控制IP核、UART控制IP核和VGA控制IP核,另外移植了OpenCores上开源的SDRAM控制IP核。最终,完成了整个SoC系统的实现。在CPU和SoC的测试方面,使用VCS软件对各个模块进行功能仿真,使用Verdi软件观看仿真波形并进行调试,仿真结果表明系统运行正确,系统实现方案切实可行。在Cyclone IV FPGA上综合后分析其静态时序,整个系统的最高工作频率可达60.27MHz。使用Dhrystone和CoreMark基准测试程序对该CPU的整数性能进行测试,得分为1.40 DMIPS/MHz和2.35CoreMarks/MHz。最后,移植了ucos ⅱ嵌入式操作系统,进一步验证了系统的正确性。
【关键词】：MIPS CPU AHB SoC IP核
【学位授予单位】：东北大学
【学位级别】：硕士
【学位授予年份】：2014
【分类号】：TP332
【目录】：

• 摘要5-6
• Abstract6-11
• 第1章 绪论11-17
• 1.1 研究背景和意义11-12
• 1.2 国内外研究现状12-15
• 1.2.1 国外CPU发展现状12-13
• 1.2.2 国内CPU发展现状13-15
• 1.3 论文组织结构15-17
• 第2章 相关知识介绍17-35
• 2.1 MIPS体系结构17-22
• 2.1.1 MIPS寄存器17-18
• 2.1.2 MIPS指令集18-19
• 2.1.3 MIPS协处理器019-21
• 2.1.4 MIPS中断及异常21-22
• 2.2 CPU相关技术22-28
• 2.2.1 流水线技术22-24
• 2.2.2 流水线相关24-25
• 2.2.3 高速缓存25-27
• 2.2.4 分支预测27-28
• 2.3 SoC系统28-33
• 2.3.1 AMBA总线协议28-31
• 2.3.2 总线仲裁31-33
• 2.4 系统硬件平台33-34
• 2.5 本章小结34-35
• 第3章 系统总体设计35-41
• 3.1 功能概述35
• 3.2 SoC结构设计35-36
• 3.3 CPU结构设计36-39
• 3.4 本章小结39-41
• 第4章 CPU流水线的设计与实现41-71
• 4.1 取指前级设计与实现41-44
• 4.1.1 PC地址计算41-42
• 4.1.2 指令高速缓存读取42-43
• 4.1.3 BHT访问43-44
• 4.2 取指后级设计与实现44-51
• 4.2.1 指令高速缓存命中检测44
• 4.2.2 指令高速缓存替换选择44-45
• 4.2.3 指令高速缓存的路选择45-46
• 4.2.4 指令总线访问46-47
• 4.2.5 指令高速缓存更新47-49
• 4.2.6 分支预测49-50
• 4.2.7 返回地址预测50-51
• 4.3 读寄存器级设计与实现51-54
• 4.3.1 寄存器读取51-52
• 4.3.2 指令译码52-53
• 4.3.3 数据相关的处理53-54
• 4.4 执行级设计与实现54-60
• 4.4.1 算术逻辑操作54-56
• 4.4.2 乘除操作56-58
• 4.4.3 分支操作58-59
• 4.4.4 数据高速缓存读取59-60
• 4.5 访存级设计与实现60-67
• 4.5.1 数据高速缓存命中检测60-61
• 4.5.2 数据高速缓存替换选择61-62
• 4.5.3 数据高速缓存路选择62-63
• 4.5.4 数据总线访问63-65
• 4.5.5 数据高速缓存更新65-67
• 4.6 异常级设计与实现67-69
• 4.6.1 特权寄存器访问67-68
• 4.6.2 系统定时器68
• 4.6.3 异常返回处理68-69
• 4.7 写回级设计与实现69-70
• 4.8 本章小结70-71
• 第5章 SoC系统的设计与实现71-79
• 5.1 总线互联器设计与实现71-74
• 5.1.1 AHB总线仲裁器设计与实现72
• 5.1.2 AHB总线译码器设计与实现72-73
• 5.1.3 AHB2APB桥接器设计与实现73-74
• 5.2 FLASH控制IP核设计与实现74-75
• 5.3 UART控制IP核设计与实现75-76
• 5.4 VGA控制IP核设计与实现76-77
• 5.5 本章小结77-79
• 第6章 系统仿真及测试79-85
• 6.1 仿真平台搭建79-80
• 6.2 CPU性能测试80-81
• 6.3 ucos ii嵌入式操作系统移植81-82
• 6.4 系统在FPGA上的实现82-84
• 6.5 本章小结84-85
• 第7章 结束语85-87
• 7.1 工作总结85
• 7.2 工作展望85-87
• 参考文献87-91
• 致谢91-93
• 攻读学位期间发表论文等情况93

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