双逻辑低功耗运算电路设计
发布时间：2021-10-20 18:19
随着工艺尺寸的缩小，在集成电路设计中，一方面追求更低功耗、更高集成密度依然是芯片设计竞争的焦点，基于IP核的SOC设计更是成为技术的主导，芯片的发展继续遵循摩尔定律前行；另一方面，芯片产品功能趋向于多样化发展，开发极低功耗中央处理单元以及嵌入式多媒体领域等高端通用芯片，需要更高的工作频率，使得功耗和速度的矛盾更加明显。几乎所有的芯片都包含诸如乘法器、加法器等基本的运算电路，担当最基本工作的运算电路的性能显著影响着整个SOC的性能，因此，迫切需要对这些基本的运算单元进行功耗和速度的优化。从电路的逻辑设计方法来讲，分为传统的布尔逻辑和Reed-Muller（RM）逻辑。所有的数字电路都可以单独由布尔逻辑或者RM逻辑来实现。布尔逻辑技术相对成熟，RM逻辑技术有待进一步完善和发展。在数字电路优化上，每一种逻辑都有其本身的优势和局限性。研究表明，采用基于布尔逻辑和RM逻辑相结合的双逻辑设计方法，能够有效地优化电路的性能。本文从运算电路的逻辑结构和晶体管设计出发，采用双逻辑的方法，对运算电路乘法器、加法器以及基本的逻辑门单元进行功耗优化设计。本文主要工作如下:（1）运算电路乘法器的压缩树设计研究。...
【文章来源】：宁波大学浙江省
【文章页数】：65 页
【学位级别】：硕士
【文章目录】：
摘要
Abstract
引言
1 绪论
1.1 研究背景与意义
1.1.1 运算电路的基础性地位
1.1.2 SoC 设计中的运算电路
1.2 逻辑电路设计理论与方法
1.2.1 基于单一逻辑的电路设计
1.2.2 基于双逻辑的电路设计
1.3 本文框架
2 运算电路的双逻辑设计和功耗优化策略分析
2.1 运算电路的双逻辑设计
2.2 运算电路的功耗分析
2.2.1 动态功耗
2.2.2 静态功耗
2.3 运算电路的低功耗设计规划
2.3.1 低功耗设计方法
2.3.2 运算电路功耗优化策略
2.4 本章小结
3 新型压缩器及其压缩树的低功耗实现
3.1 压缩器和压缩树的研究背景
3.2 N-3 压缩器
3.3 压缩树电路设计
3.3.1 关键路径时序约束的设计
3.3.2 48X48Booth 乘法器压缩树设计
3.3.3 64X64Booth 乘法器压缩树设计
3.3.4 边缘部分处理
3.4 电路仿真测试与结果分析
3.4.1 逻辑综合
3.4.2 测试与分析
3.5 本章小结
4 低能耗全加器设计
4.1 全加器概述
4.2 全加器设计
4.2.1 逻辑风格分析
4.2.2 基于混合逻辑的全加器设计
4.3 测试环境与结果分析
4.3.1 独立单元分析
4.3.2 CSA 阵列分析
4.4 本章小结
5 双逻辑运算单元的低漏功耗设计
5.1 基于多阈值电压的低漏功耗优化设计
5.2 基于沟道长度偏置技术的低漏功耗优化设计
5.3 基于低漏功耗单元包的综合优化策略
5.4 基于功控休眠和最优输入矢量技术的低漏功耗优化设计
5.5 本章小结
6 总结与展望
参考文献
在学研究成果
致谢
【参考文献】：
期刊论文
[1]一种wallace树压缩器硬件结构的实现[J]. 管幸福,余宁梅,路伟. 计算机工程与应用. 2011(23)
[2]A detection method for logic functions suitable for dual-logic synthesis[J]. Yinshui Xia,Fei Sun,Keyi Mao The Faculty of Information Science & Engineering,Ningbo University,Ningbo 315211,China. Progress in Natural Science. 2009(10)
[3]基4BOOTH编码的高速32×32乘法器的设计与实现[J]. 周婉婷,李磊. 电子科技大学学报. 2008(S1)
[4]一种改进的Wallace树型乘法器的设计[J]. 赵忠民,林正浩. 电子设计应用. 2006(08)
[5]基于IP核复用的SoC设计技术探讨[J]. 朱运航,李雪东. 微计算机信息. 2006(08)
[6]中国集成电路产业发展形势 分析与应对举措——在2009年中国半导体市场年会的发言[J]. 俞忠钰. 半导体.光伏行业. 2009 (01)
博士论文
[1]集成电路设计中乘法器的低功耗算法与实现技术研究[D]. 袁博.西安电子科技大学 2013
硕士论文
[1]基于Booth算法的低功耗乘法器设计[D]. 刘彬彬.宁波大学 2011
[2]应用于低功耗技术的标准单元库[D]. 王瑾瑜.复旦大学 2009
[3]高性能64位并行整数乘法器全定制设计与实现[D]. 董兰飞.国防科学技术大学 2006
本文编号：3447377
【文章来源】：宁波大学浙江省
【文章页数】：65 页
【学位级别】：硕士
【文章目录】：
摘要
Abstract
引言
1 绪论
1.1 研究背景与意义
1.1.1 运算电路的基础性地位
1.1.2 SoC 设计中的运算电路
1.2 逻辑电路设计理论与方法
1.2.1 基于单一逻辑的电路设计
1.2.2 基于双逻辑的电路设计
1.3 本文框架
2 运算电路的双逻辑设计和功耗优化策略分析
2.1 运算电路的双逻辑设计
2.2 运算电路的功耗分析
2.2.1 动态功耗
2.2.2 静态功耗
2.3 运算电路的低功耗设计规划
2.3.1 低功耗设计方法
2.3.2 运算电路功耗优化策略
2.4 本章小结
3 新型压缩器及其压缩树的低功耗实现
3.1 压缩器和压缩树的研究背景
3.2 N-3 压缩器
3.3 压缩树电路设计
3.3.1 关键路径时序约束的设计
3.3.2 48X48Booth 乘法器压缩树设计
3.3.3 64X64Booth 乘法器压缩树设计
3.3.4 边缘部分处理
3.4 电路仿真测试与结果分析
3.4.1 逻辑综合
3.4.2 测试与分析
3.5 本章小结
4 低能耗全加器设计
4.1 全加器概述
4.2 全加器设计
4.2.1 逻辑风格分析
4.2.2 基于混合逻辑的全加器设计
4.3 测试环境与结果分析
4.3.1 独立单元分析
4.3.2 CSA 阵列分析
4.4 本章小结
5 双逻辑运算单元的低漏功耗设计
5.1 基于多阈值电压的低漏功耗优化设计
5.2 基于沟道长度偏置技术的低漏功耗优化设计
5.3 基于低漏功耗单元包的综合优化策略
5.4 基于功控休眠和最优输入矢量技术的低漏功耗优化设计
5.5 本章小结
6 总结与展望
参考文献
在学研究成果
致谢
【参考文献】：
期刊论文
[1]一种wallace树压缩器硬件结构的实现[J]. 管幸福,余宁梅,路伟. 计算机工程与应用. 2011(23)
[2]A detection method for logic functions suitable for dual-logic synthesis[J]. Yinshui Xia,Fei Sun,Keyi Mao The Faculty of Information Science & Engineering,Ningbo University,Ningbo 315211,China. Progress in Natural Science. 2009(10)
[3]基4BOOTH编码的高速32×32乘法器的设计与实现[J]. 周婉婷,李磊. 电子科技大学学报. 2008(S1)
[4]一种改进的Wallace树型乘法器的设计[J]. 赵忠民,林正浩. 电子设计应用. 2006(08)
[5]基于IP核复用的SoC设计技术探讨[J]. 朱运航,李雪东. 微计算机信息. 2006(08)
[6]中国集成电路产业发展形势 分析与应对举措——在2009年中国半导体市场年会的发言[J]. 俞忠钰. 半导体.光伏行业. 2009 (01)
博士论文
[1]集成电路设计中乘法器的低功耗算法与实现技术研究[D]. 袁博.西安电子科技大学 2013
硕士论文
[1]基于Booth算法的低功耗乘法器设计[D]. 刘彬彬.宁波大学 2011
[2]应用于低功耗技术的标准单元库[D]. 王瑾瑜.复旦大学 2009
[3]高性能64位并行整数乘法器全定制设计与实现[D]. 董兰飞.国防科学技术大学 2006
本文编号：3447377
本文链接：https://www.wllwen.com/shekelunwen/ljx/3447377.html
