面向新型北大众志系统芯片的约束设置与逻辑综合

发布时间：2021-11-20 09:06

　　逻辑综合是将芯片设计的寄存器传输级（RTL）描述转化成为门级网表的过程,它是系统芯片从结构设计转向物理设计的重要步骤。在开始逻辑综合前,需要根据结构设计要求设置包括时序、面积和功耗在内的设计约束,这些约束是正确完成逻辑综合以及后续物理设计的基础;在逻辑综合的过程中,需要完成对结构必要的修改、采用正确的方法流程、在保证满足设计约束的前提下尽量提高与最终版图的时序一致性;在逻辑综合之后,必须对结果进行功能一致性检查。由于系统芯片集成度高、功能复杂、时序要求严格,因此对芯片设置正确的约束进而完成逻辑综合是一项工作量大、细节繁多的工作,也是顺利开展物理设计的必要前提。本文以设计约束和逻辑综合的基本理论为指导,以北京大学微处理研发中心的新型北大众志系统芯片SuperK为例,探讨并实践了在Synopsys公司的Design Compiler工作环境下针对复杂系统芯片进行约束设置和逻辑综合的完整的RTL集成逻辑综合流程,并深入讨论了常见问题和解决方法。为了减小逻辑综合时序分析结果和最终版图时序分析结果的差异、提高逻辑综合与版图设计的时序一致性,本文还实验了Design Compiler集成物理信息的... 

【文章来源】：北京大学北京市 211工程院校 985工程院校 教育部直属院校

【文章页数】：85 页

【学位级别】：硕士

【部分图文】：

集成电路表示方法

北京大学硕士研究生学位论文 面向新型北大众志系统芯片的约束设置和逻辑综结构综合，也称为高层次或者行为综合。它根据一个给定目标的行为描述一组性能、面积和功耗的约束条件产生一个总体结构设计的结构图。它的内容括定位（allocation）、分配（assignment）和调度（scheduling）[9]。结构综合在些特殊应用领域是非常成功的，并且学术界在这一领域进行了广泛的研究，但的总体影响还十分有限，在商业市场上仍不够成功，一个重要原因是系统芯片复杂的系统结构限制了自动结构综合的使用范围。

们之间接口的设置。同步电路目前仍是大部分超大规模集成电路（VLSI）系统的主流选择[18]。因为它具有以下明显的优点：工作特性简单、便于理解；同步电路的运行机制可以不受组合逻辑中的多种不可控因素（环境、工艺和未知输入值等）的影响，从而系统的行为可以更好的由所实现的算法决定；电路设计不需要关注组合逻辑输出端的脉冲干扰（glitch）；系统的状态完全由存储元件决定，从而大大简化大型系统的设计、测试和调试。但同步电路正常工作需要时钟周期可以提供足够的时间窗口（time window）来保证电路信号顺利通过逻辑门和互连线继而被终点寄存器锁存。这就涉及到设计系统和选择合适的时钟周期的问题，必须满足两种对立的要求：一方面，为了使在一定的时间内电路能执行的运算周期尽可能多，时钟的周期应该尽可能的小；另一方面，为了使时间窗口尽可能满足最慢信号的传播需要，时钟周期不能过小。图 2-1一个典型的数据路径，用它可以说明时间窗口要满足的基本约束。

【参考文献】：
期刊论文
[1]异步复位设计中的亚稳态问题及其解决方案[J]. 田志明,杨军,罗岚.  电子器件. 2002(04)



本文编号：3507007