深亚微米工艺条件下标准单元和存储器逻辑参数提取及建模技术研究

发布时间：2021-12-17 00:55

　　随着微电子技术的飞速发展,集成电路的设计技术和制造工艺的更新周期越来越短,电路的逻辑参数（时延、功耗、建立时间、保持时间等）也必须随工艺的不断进步而不断更新。逻辑参数提取和建模需要大量的人力和物力,而且也需要较长的时间周期,不利于及时跟上市场的要求。集成电路设计者往往根据芯片的逻辑参数来分析电路的性能,所以逻辑参数提取显得非常重要。目前,逻辑参数的更新工作大都是半自动的,需要人工设计提取各种逻辑参数的Spice激励波形,这不但费时费力而且容易引入人为的误差或错误,从而直接影响提取的逻辑参数的准确性。 本文在研究国内外相关研究成果的基础上,系统的讨论了如何快速精确地完成深亚微米工艺条件下单元和存储器逻辑参数提取及建模工作。实现了标准单元逻辑参数提取和建模的整个流程,研制了一个完整的自动化建库工具;对存储器逻辑参数提取进行了深入的研究,完成了存储器参数提取激励波形自动生成及存储器电路简化等工作。 在分析单元和存储器电路功能的基础上,不考虑实际的电路负载和实际的输入斜率,从逻辑上给出各逻辑参数提取对应的激励波形,自动生成正确而又简练完备的激励波形,不仅避免了人工设计激励波形带来的... 

【文章来源】：浙江大学浙江省 211工程院校 985工程院校 教育部直属院校

【文章页数】：109 页

【学位级别】：博士

【部分图文】：

互连线平行平板电容器模型

高导致互连线布线密度急剧膨胀，从而使互连线线宽W和线高H越来越接近，从而使得相邻平行导线间以及互连线侧面与衬底之间呈现越来越明显的寄生电容效应，如图1.2所示。经验表明，在不考虑祸合电容的时候，金属互连线寄生电容可近似表示为平行平板电容和边缘电容二者之和。在此之前我们仅考虑了单个导线的寄

第一章绪论浙江大学博士学位论文生电容，但在深亚微米工艺下，同层相邻互连线以及层间互连线之间的电容祸合也不容忽视。考虑以上各种寄生电容效应的互连线寄生电容模型图1.3所示:图1.3深亚微米下互连线电容祸合示意图2)互连线寄生电阻在深亚微米集成电路设计中，如要得到准确的时延信息，必须考虑寄生电阻;同时，由于寄生电阻的存在使得沿电源线产生电压降，即RI一dorp，从而会对电路性能产生不良影响乃至导致电路无法工作。导线寄生电阻由导线长度L，截面积A及导体电阻率p决定:R二PLPLA环7了(1.2)对于给定的工艺，线高H一般为常量，则上式可写为:*一凡弃，伴其中

【参考文献】：
期刊论文
[1]超深亚微米单元工艺库快速表压缩方法[J]. 栾志国,严晓浪,罗小华,葛海通.  微电子学. 2004(01)
[2]高速数字系统中信号完整性和传输延时分析[J]. 葛宝珊,李波,姚春连,刘德良.  计算机工程与设计. 2003(02)
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本文编号：3539114