系统芯片SOC的逻辑BIST研究

发布时间：2023-12-26 19:18

　　随着芯片规模和工作频率迅速增长,尤其是系统芯片SOC的出现,由于嵌入了各种芯核(core),使得测试数据上升,而被测试芯核又难以进入,结果导致测试费用大量增加,并且传统的离线测试越来越不适应IC的发展。因此,近年来BIST以其无可比拟的优越性而成为解决SOC测试问题的研究热点。 在SOC芯片测试中,人们将越来越多的时间和精力投入到测试数据压缩、缩短测试时间和降低功耗三个方面。而且这三个方面往往相互影响,有时甚至是相互依赖或相互矛盾,使得测试时需要在这三者之间进行均衡。 为了利用有限的测试资源满足SOC测试,优化测试资源已成为必要。本文通过对现有SOC逻辑BIST方案及SOC测试特点的充分研究,就单核测试、多核测试及低功耗测试提出了一系列新的、有效的测试方案。本文的主要工作如下: 针对单核测试问题,本文提出一种控制折叠计数状态转移的BIST方案。该方案是在基于折叠计数器的基础上,采用LFSR编码折叠计数器种子,并通过选定的存储折叠距离来控制确定的测试模式生成,使得产生的测试模式集与原测试集相等。既很好的解决了测试数据的压缩,又避免了重叠、冗余测试模式的产生。实验结...

【文章页数】：60 页

【学位级别】：硕士

【文章目录】：
第一章 绪论
    1.1 研究的背景和意义
    1.2 国内外研究现状
    1.3 课题的来源
    1.4 本文研究的主要内容和创新之处
第二章 内建自测试的研究
    2.1 内建自测试(BIST)
        2.1.1 BIST基本概念
        2.1.2 内建自测试的结构
        2.1.3 BIST测试向量生成
        2.1.4 BIST测试响应分析
        2.1.5 BIST优点
    2.2 线性反馈移位寄存器(LFSR)的介绍
        2.2.1 标准LFSR和公式
        2.2.2 LFSR的测试向量长度和检测概率
        2.2.3 取模LFSR和公式
        2.2.4 本原多项式
第三章 系统芯片SOC单核测试的研究
    3.1 背景介绍
    3.2 折叠控制器工作原理及相关概念的介绍
        3.2.1 折叠计算的定义
        3.2.2 折叠集、折叠种子及折叠关系定义
        3.2.3 折叠控制器的工作原理
    3.3 一种控制折叠计数状态转移的BIST方案
        3.3.1 现有SOC测试方案的分析
        3.3.2 一种控制折叠计数状态转移的BIST方案
        3.3.3 本方案建议的解压结构
        3.3.4 整体综合过程
    3.4 实验结果与分析
第四章 逻辑BIST中低功耗测试的研究
    4.1 背景知识
    4.2 CMOS电路中功耗估算
    4.3 常见功耗降低的策略
    4.4 一种新的低功耗混合BIST策略
        4.4.1 整体方案的提出
        4.4.2 该方案的解压结构
    4.5 实验结果与分析
第五章 系统芯片SOC多核测试的研究
    5.1 SOC芯片测试的特点
    5.2 目前SOC芯片多核测试方案的介绍
    5.3 一种基于总线的SOC多核测试方案
        5.3.1 相关知识介绍
        5.3.2 基于总线的SOC多核测试方案
        5.3.3 该方案的解压结构
    5.4 实验结果与分析
第六章 总结与展望
    6.1 总结
    6.2 展望
参考文献
附录
    附录一.在校期间发表的论文
    附录二.在校期间参与的科研项目
    附录三.实验环境及编制的软件



本文编号：3875397