三维集成电路测试关键技术研究
本文关键词：三维集成电路测试关键技术研究，，由笔耕文化传播整理发布。
【摘要】：三维集成电路通过垂直集成极大地提升了晶体管的集成数量,被认为是能够延续摩尔定律的一项重要技术。相比传统的线绑定互连,3D IC具有多个显著的优点,包括较小的外形尺寸,较高的互连带宽,较低的功耗以及异构集成。据估计,垂直互连可以减少一半功耗,增加八倍带宽以及减少35%的存储器容量。然而,三维集成电路垂直绑定多个晶片,集成度远高于二维芯片,但由于封装管脚只能置于芯片四周,因此3D IC封装管脚数与二维芯片基本相同,因此分配给每个模块的测试资源相对变少,可控制性、可观察性均下降,使得传统面向二维芯片的可测试性设计不足以测试三维集成电路中的故障。3D IC测试流程中的中间绑定测试是传统2D IC测试流程中所没有的测试阶段,中间绑定测试流程复杂且测试时间较长。目前TSV制造工艺尚不成熟,是容易受制造缺陷影响的敏感单元,TSV良率有待提高,而且,TSV数目较多,随着堆叠晶片数量的增加,TSV失效造成的芯片良率损失呈指数级上升,现有技术难以有效应对三维集成电路测试挑战。本文针对以上问题,在中间绑定阶段考虑三维集成电路的失效概率和失效成本,使用优化的堆叠次序提高整个3D IC良率。研究了中间绑定测试优化方法,采用整数线性规划解决了3D IC中间绑定测试结构和测试调度优化问题。同时研究了非侵入式硅通孔测试方法,采用脉宽缩减原理测试硅通孔电阻开路故障和泄露故障。本文主要贡献如下：(1)基于三维集成电路中间绑定测试次序优化的良率提升。针对3D IC良率不高的问题,本文提出一种新的重排堆叠方案,通过优化中间绑定次序,可以进一步提高堆叠良率。3D IC测试流程与2D IC测试流程的主要区别在于中间绑定测试。通过估计绑定失效的概率和成本来优化中间绑定次序,从而尽可能早地检测出失效部件。使用3D IC良率模型和成本模型广泛分析各种工艺参数,如晶片良率、堆叠层数、TSV冗余度与失效率对重排方案的影响。实验结果表明,与现有的顺序堆叠相比,本文提出的重排堆叠的失效面积比例只有顺序堆叠方式的一半。(2)基于三维集成电路中间绑定测试时间优化的测试成本降低。针对3D IC中间绑定测试时间过长问题,提出一种中间绑定测试时间优化方案。中间绑定测试能够更早地检测出3DIC绑定过程中晶圆减薄、TSV对齐、绑定等工艺引入的缺陷,但在3D IC测试流程中增加中间绑定测试会导致测试时间剧增,因此必须对中间绑定测试的测试时间进行优化。在测试时间优化的过程中需要综合考虑多种约束条件。已有的3D IC测试文章大都只考虑了某一方面的约束,要么只考虑了测试TSV个数约束、要么只考虑了测试功耗约束、要么测试管脚假设不合理,研究得不够全面透彻。综合考虑多种约束条件,采用形式化的、严格推导的整数线性规划优化模型,在测试TSV、测试管脚、测试功耗等约束条件下,解决3D IC的测试时间优化问题,最优化中间绑定测试时间,从而降低测试成本。(3)基于脉宽缩减的绑定前TSV测试研究。针对硅通孔良率不高,绑定前测试访问困难等难题,提出一种基于脉宽缩减的绑定前硅通孔测试方案。基于脉宽缩减原理提出一种非侵入式的绑定前TSV测试方法来检测电阻开路故障和泄露故障。TSV中的缺陷不仅会导致TSV网络中传输延迟出现波动,同时也会影响跳变延迟的变化。把TSV看作是驱动门的容性负载,遍历环状缩减单元的脉冲将会一直被缩减,直到该脉冲消失。将脉冲的缩减量数字化为一个数字码并与预期无故障信号的数字码进行比较。使用HSPICE在45纳米CMOS集成电路工艺库下模拟故障检测实验。实验结果表明本文方案测试精度高、故障检测范围广且具有很高的灵活性,能够检测到200欧姆以上的电阻开路故障,以及等效泄露电阻400兆欧以下的泄露故障。该方法的可测试性设计面积开销相比于实际的晶片可以忽略不计。
【关键词】：集成电路测试 可测试性设计 内建自测试 三维集成电路 硅通孔
【学位授予单位】：合肥工业大学
【学位级别】：博士
【学位授予年份】：2015
【分类号】：TN407
【目录】：
- 致谢8-10
- 摘要10-12
- ABSTRACT12-19
- 缩写对照表19-20
- 第一章 绪论20-30
- 1.1 研究背景与意义20-21
- 1.2 研究动机：3D IC测试技术的主要问题与挑战21-23
- 1.2.1 测试流程、成本与资源21-22
- 1.2.2 可测试性设计22
- 1.2.3 测试访问22-23
- 1.2.4 测试功耗23
- 1.3 三维集成电路测试研究现状及其局限性23-26
- 1.4 研究内容及主要贡献26-28
- 1.4.1 3D IC中间绑定测试次序优化26-27
- 1.4.2 3D IC中间绑定测试时间优化27-28
- 1.4.3 基于脉宽缩减的绑定前TSV测试研究28
- 1.5 课题来源与论文的组织结构28-30
- 第二章 三维集成电路概述30-42
- 2.1 三维集成电路发展动力30-33
- 2.1.1 互连延迟30-31
- 2.1.2 存储器带宽与时延31-32
- 2.1.3 功耗与噪声32
- 2.1.4 外形尺寸32-33
- 2.1.5 更低的成本33
- 2.1.6 异构集成和电路安全性33
- 2.2 三维集成工艺33-35
- 2.2.1 三维堆叠技术34
- 2.2.2 三维互连技术34
- 2.2.3 TSV制造技术34-35
- 2.2.4 三维绑定技术35
- 2.3 三维集成电路研究现状35-40
- 2.3.1 3D IC设计36
- 2.3.2 3D IC容错36-38
- 2.3.3 3D IC散热38-39
- 2.3.4 3D IC制造成本39
- 2.3.5 3D IC老化测试39-40
- 2.4 三维集成电路面临的挑战40-41
- 2.5 本章小结41-42
- 第三章 三维集成电路测试研究进展42-52
- 3.1 3D IC测试技术概述42-45
- 3.1.1 3D IC绑定前测试技术42-43
- 3.1.2 3D IC中间绑定测试技术43-44
- 3.1.3 3D IC绑定后测试技术44-45
- 3.2 3D IC测试流程优化45-46
- 3.3 TSV测试技术研究概述46-49
- 3.3.1 TSV故障模型46-47
- 3.3.2 基于探针/无接触探针的TSV测试技术47-48
- 3.3.3 基于BIST的TSV测试技术48-49
- 3.4 3D IC测试挑战49-51
- 3.4.1 测试访问局限性49-50
- 3.4.2 测试时的热量威胁50
- 3.4.3 TSV测试技术挑战50
- 3.4.4 老化测试研究不足50
- 3.4.5 BIST方法缺点50-51
- 3.5 本章小结51-52
- 第四章 三维集成电路中间绑定测试次序优化52-61
- 4.1 研究动机与主要贡献52-53
- 4.2 三维集成电路良率模型和成本模型53-54
- 4.2.1 三维集成电路良率模型53-54
- 4.2.2 三维集成电路成本模型54
- 4.3 考虑绑定失效概率的中间绑定测试次序优化54-57
- 4.3.1 三维集成电路测试流程和重排堆叠54-55
- 4.3.2 基于贪婪策略的重排堆叠方案55-56
- 4.3.3 实验参数配置56-57
- 4.4 实验结果与分析57-60
- 4.4.1 堆叠次序对FAR的影响57-58
- 4.4.2 堆叠层数对FAR的影响58-59
- 4.4.3 TSV冗余度对FAR的影响59-60
- 4.5 本章小结60-61
- 第五章 三维集成电路中间绑定测试时间优化61-75
- 5.1 研究动机与主要贡献61-63
- 5.2 中间绑定测试时间建模63-66
- 5.3 基于整数线性规划的中间绑定测试时间优化66-69
- 5.4 实验结果与分析69-74
- 5.4.1 测试管脚与测试TSV对中间绑定测试时间的影响70-71
- 5.4.2 三维堆叠布局对中间绑定测试时间的影响71-73
- 5.4.3 功耗约束对中间绑定测试时间的影响73-74
- 5.5 本章小结74-75
- 第六章 基于脉宽缩减的绑定前TSV测试研究75-87
- 6.1 研究动机与主要贡献75-76
- 6.2 TSV测试技术概述76-80
- 6.2.1 TSV电气模型与故障模型76-78
- 6.2.2 基于BIST的TSV测试研究78-80
- 6.3 基于脉宽缩减的TSV测试研究80-83
- 6.3.1 脉宽缩减原理80-82
- 6.3.2 基于脉宽缩减的TSV测试方案82-83
- 6.4 实验结果与分析83-86
- 6.4.1 测试分辨率与供电电压的独立性83-84
- 6.4.2 电阻开路故障和泄露故障的检测范围84-86
- 6.4.3 面积开销分析86
- 6.5 本章小结86-87
- 第七章 总结与展望87-91
- 7.1 本文主要贡献87-89
- 7.2 研究趋势与展望89-91
- 参考文献91-99
- 攻读博士学位期间发表的学术论文99-101
- 攻读博士学位期间参加的科研项目101
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