基于RapidIO的高速传输接口的研究与设计

发布时间：2018-05-29 05:11

  本文选题：高速传输接口 + RapidIO　； 参考：《华北电力大学》2012年硕士论文

【摘要】：传统的互连总线由于传输速率和系统拓扑结构的局限,已经不能满足处理器主频和性能不断增长的需要。在此背景下,嵌入式系统互连国际标准协会推出了RapidIO互连总线协议,它可实现1Gbps到60Gbps的通信速率而且几乎可以支持任何系统拓扑结构。因此,研究与设计基于RapidIO的高速传输接口,对于嵌入式系统互连具有重要的实际意义。 本文首先分析了RapidIO分层体系结构的逻辑层、传输层和物理层的功能及结构,阐述了RapidIO的逻辑操作及包格式。在此基础上,设计了RapidIO串行物理层模块,并详细给出了其中的CRC检验码模块、8B/10B编解码模块、串并转换模块和通道同步模块等的设计原理及实现方案,讨论了电路的速度优化方法。为了研究RapidIO总线在嵌入式系统互连中的应用,提出了包括RapidIO模块、DMA模块、FIFO模块和片上存储器模块的通用RapidIO互连应用系统方案,分析了各模块的功能结构和参数设置,构建了RapidIO串行物理层和互连应用系统的测试模型,测试了含自主设计的RapidIO串行物理层应用系统与含Altera公司的RapidIO串行物理层应用系统的读、写、流写和维护读写事务,并对测试结果进行了对比分析。测试结果表明,自主设计的RapidIO串行物理层模块和嵌入式互连应用系统可以正常工作,但与Altera公司的RapidIO串行物理层模块的性能相比还有一定差距,需要继续对该串行物理层模块进行优化。
[Abstract]:Because of the limitation of transmission rate and system topology, the traditional interconnection bus can not meet the requirements of the processor's main frequency and performance. In this context, the International Association of Standards for embedded Systems Interconnection (ISI) has introduced the RapidIO interconnection bus protocol, which can realize the communication rate between 1Gbps and 60Gbps and can support almost any system topology. Therefore, the research and design of high-speed transport interface based on RapidIO has important practical significance for embedded system interconnection. In this paper, the functions and structures of logical layer, transport layer and physical layer of RapidIO layered architecture are analyzed, and the logical operation and packet format of RapidIO are expounded. On this basis, the RapidIO serial physical layer module is designed, and the design principle and implementation scheme of the CRC verification code module 8B / 10B codec module, serial-parallel conversion module and channel synchronization module are given in detail. The speed optimization method of the circuit is discussed. In order to study the application of RapidIO bus in embedded system interconnection, a general RapidIO interconnection application system including RapidIO module and on-chip memory module is proposed, and the function structure and parameter setting of each module are analyzed. The test model of RapidIO serial physical layer and interconnect application system is constructed, and the read, write, stream write, maintenance and read / write transactions of RapidIO serial physical layer application system and RapidIO serial physical layer application system with Altera company are tested. The test results are compared and analyzed. The test results show that the self-designed RapidIO serial physical layer module and embedded interconnect application system can work normally, but compared with the performance of RapidIO serial physical layer module of Altera Company, there is still a certain gap. The serial physical layer module needs to continue to be optimized.
【学位授予单位】：华北电力大学
【学位级别】：硕士
【学位授予年份】：2012
【分类号】：TP368.1

【参考文献】

相关期刊论文 前10条

1 朱荣华;一种CRC并行计算原理及实现方法[J];电子学报;1999年04期

2 谭华;韦林;田宜君;;32位并行数据的CRC-16编码器的FPGA实现[J];河池学院学报;2008年02期

3 邓豹;赵小冬;;基于串行RapidIO的嵌入式互连研究[J];航空计算技术;2008年03期

4 梁小虎;王乐;张亚棣;;高速串行总线RapidIO与PCI Express协议分析比较[J];航空计算技术;2010年03期

5 伍建辉;李雅梅;苏小敏;;数字锁相环在位同步提取中的应用[J];火控雷达技术;2010年04期

6 张礼勇;楚鹤;;数字通信系统中位同步信号提取的FPGA实现[J];哈尔滨理工大学学报;2008年06期

7 杨鲜艳;王珊珊;李萍;;VHDL电路优化设计及方法[J];舰船电子工程;2007年02期

8 李桂林;苗长新;;基于Verilog HDL的FPGA数字系统设计优化[J];计算机与数字工程;2010年08期

9 许军;许西荣;;PCI-Express中8b/10b编码解码器的设计与实现[J];微电子学与计算机;2006年03期

10 杜志传;郑建立;;基于CPLD/FPGA的VHDL语言电路优化设计[J];现代电子技术;2010年03期

相关硕士学位论文 前5条

1 胡鹏;新一代高速I/O互连PCI Express接口设计[D];国防科学技术大学;2005年

2 聂俊英;RapidIO技术在无线基站中的应用[D];西安电子科技大学;2008年

3 牛彦茹;基于RAPIDIO架构基站系统的设计仿真分析[D];西安电子科技大学;2008年

4 吴海燕;基于RapidIO总线的信号处理平台设计[D];电子科技大学;2009年

5 潘灵;基于RapidIO总线的进程间通信系统的研究与实现[D];电子科技大学;2009年

，

本文编号：1949620