高速数据存储系统的设计与应用

发布时间：2020-09-05 08:48

　　在现代雷达、无线电通信、遥测遥感等各个领域,需要处理各种大量、高速、实时性强的数据。因此,数据采集和存储技术是数字信号处理系统中非常重要的运用,目前以高性能FPGA为控制核心,结合大容量SDRAM存储器的数字系统成为研究的热点。本文以Xilinx公司的Virtex_4 FPGA为处理平台,1Gbit DDR SDRAM为存储介质,USB控制器实现数据传输,进行高速大容量存储系统的设计,为完成复杂信号处理算法的实现提供了可靠的支持。在对DDR SDRAM存储结构、控制原理、接口时序进行深入理解的基础上,利用开源化的IP核实现DDR控制器,通过对控制器进行模块划分与仿真验证,确定了控制器逻辑功能的正确性。在实现DDR控制器的基础上,进一步确立了高速数据存储系统的设计要求与模块组成,提出了基于FIFO的高速数据缓存方案和利于性能优化的系统测试方案。通过ISE 10.1开发平台和Verilog HDL设计输入方式,对每个模块进行了详细的逻辑设计和分析说明,并借助ModelSim仿真工具完成了各模块以及整个系统的功能仿真和验证,达到设计要求。最后利用实际硬件环境对所设计的系统进行测试,通过系统资源分析,系统实时性分析和实际运行结果分析,证明了所设计的高速大容量数据存储系统符合应用需求,可进一步应用于信号处理算法的实现过程中。论文的最后在基于复杂信号处理算法实现的应用上,对算法中涉及的数据传输和关键的运算处理进行需求分析,提出了对两种存储器资源的分配与调度策略,完成了可行性论证。
【学位单位】：华中科技大学
【学位级别】：硕士
【学位年份】：2009
【中图分类】：TP333
【部分图文】：

框图,系统总体,框图,选型

在 ADC 采集的数据进入 DDR SDRAM 存储器和通过 USBPC 机前，需要先通过高速缓存处理，才可进行后续操作。因为 ADC 输 100MHz 的数据，与 DDR 芯片工作时钟 133MHz 不同步，而 USB 控时钟为 6MHz，若直接输出带宽明显不满足要求，因此需要通过高速缓据率的转变。在这里预采用 FIFO(First In First Out)方式完成此操作。进先出的数据缓存器[9]，数据在其中顺序流动，可以达到很高的传输速其缺点就是只能顺序写入数据，顺序的读出数据，不能像普通存储器那线决定读取或写入某个指定的地址。FIFO 一般用于数据的缓存和适配间的相位差和频率飘移，保证数据安全可靠地传输[9]，正好符合本设计心器件选型中核心芯片的选型包括 FPGA 选型、存储芯片选型及 USB 控制芯片的

结构图,存储芯片,结构图

据进行存储和导出。DDR 芯片采用的是 MICRON 公司生产的 MT46V64M16 颗粒，封装为 66PIN SSOP，容量为 1Gbit，其供电电压为 2.5V[12]，其结构图如图 2-2 所示。它由四个逻辑 Bank 组成，每一个 Bank 即为一个存储阵列，对 Bank 的寻址方法类似表格的检索原理，先指定一个行，再制定一个列，就可以准确找到所需的表格位置[13]。由此可见，芯片的存储容量由下式得到：存储容量=行数×列数×Bank 数×数据位宽本设计中采用的 DDR 芯片有 14 根行地址线，10 根列地址先，4 个逻辑 Bank，数据位宽为 16 位，因此可以得到本芯片的存储规格为 214×210×4×16bit=64M×16bit。芯片内部工作时钟为 133MHz，则带宽为 133×2×16=533MB/s。

示意图,内部结构,控制器,示意图

图 2-3 USB 控制器内部结构示意图该芯片采用通用可编程接口(GPIF)方式，能有效提高数据传输速率，增强传输稳定性。控制器集成了 USB2.0 收发器、串行接口引擎(SIE)、集成 8.5KB 片上 RA的增强型高速 8051 单片机以及通用可编程接口等模块[19]。最高时钟频率可以达48MHz，可以支持 8/16 位数据总线。USB 控制器 CY7C68013A 主要有三种不同管脚数目，分别为 128pin，100pin56pin。这里只是将数据从 DDR 存储器传送到 PC 机，而不需要其他的功能，因此设计中 USB 的控制器采用 CYPRESS 公司的 CY7C68013A-56 SSOP。具体型号CY7C68013A-56PVXC。USB 时钟采用晶振提供，输出 24MHz 固定频率时钟信号。供电为 3.3V，与 FPG接口相应的 BANK 供电标准也为 3.3V LVCMOS33。SW3 为 USB 复位开关，可以USB 控制器内部寄存器进行清零操作。

【引证文献】