32位高速浮点乘法器设计技术研究
发布时间：2020-12-17 18:51
高性能乘法器是现代数字信号处理器(DSP)中的重要部件,是完成高性能实时数字信号处理和图像处理的关键所在。浮点乘法器具有面积大、延迟长、结构复杂的特点。如何设计出高速、简单且结构规则的浮点乘法器成为广泛关注的问题。过去的十年中,研究者扩展了Booth编码算法的空间,提高了乘法器的性能;改进了部分积压缩技术,使乘法器结构更加规则;以传输管逻辑、多路选择器和动态技术为基础的各种电路实现方法也持续刷新高性能乘法器的实现记录;与此同时,与物理实现紧密相关的乘法器拓扑结构的研究也硕果累累。但不断提高的高性能运算需求使得高性能乘法器的设计和实现仍然是当前的热门话题。本文结合中国电子科技集团第五十八研究所预研项目中的浮点乘法运算部件的设计工作,从延迟、面积、结构复杂性等方面系统地研究了乘法部件的各个过程。在研究了乘法器Booth编码算法,乘法器部分积压缩拓扑结构和高速求和等算法的基础上,分析比较乘法器各部分的不同实现方法,设计了一个高性能的32位浮点并行乘法器,乘法器的指数部分与尾数部分并行运算,缩短了关键路径;采用修正Booth编码缩减了部分积数量;采用结构规整的(4:2)压缩树结构加快部分积的求...
【文章来源】：江南大学江苏省 211工程院校 教育部直属院校
【文章页数】：87 页
【学位级别】：硕士
【部分图文】：
阵列乘法器
图 3-5 Booth 编码乘法3.2.3 修正 Booth 编码显然，采用Booth编码并没有提高乘法器的运算速度，1961年O.L.Mcsorley把B算法中的每次交叠检验乘法的两位推广到每次交叠检验三位，即著名的Booth-MacSorley算法也叫Booth2算法或修正Booth算法. 本文后面提到的 Booth 或正Booth算法都是指的这种算法。修正Booth算法每次编码时检查3位，其中2位来自当组，第3位来自高一组的最低位。实际上，每组的最低位被检查2次。这种改进Boot法能保证使部分积减少一半，从而提高了运算速度并降低了硬件复杂度。该算法在1年被L.P.Rubinfield所证明【45】。修正Booth算法根据每组的编码结果的不同来选择被乘数的倍数{0, M, -M, -2M}。电路实现时，先对补码形式的N位乘数1210Yyy... yyn n = 进行扩充符号位， 是奇数，需扩充一位附加符号位 1=nny y。然后进行分组编码，根据编码信息对被乘进行相应操作来产生部分积，部分积的总数为 ( n +1)/2。由于编码时每次取乘数的两
减少到了 177（包括符号扩展位和常数位）。这种编码方式并非没有代价的。首先编码部分需要大量逻辑，而部分积选择逻辑也比较复杂。通过减少部分积的数量节约下来的延迟和面积优势也许会被产生部分积的电路带来的延迟和面积所抵消，特别是对于位宽较小的乘法器更是如此。
【参考文献】：
期刊论文
[1]改进型booth华莱士树的低功耗、高速并行乘法器的设计[J]. 王定,余宁梅,张玉伦,宋连国. 电子器件. 2007(01)
[2]高速浮点乘法器设计[J]. 吴金,应征. 电路与系统学报. 2005(06)
[3]一种32位全定制高速乘法器设计[J]. 王田,陈健,付宇卓. 小型微型计算机系统. 2005(02)
[4]对数跳跃加法器的静态 CMOS实现(英文)[J]. 贾嵩,刘飞,刘凌,陈中建,吉利久. 半导体学报. 2003(11)
[5]一种快速的浮点乘法器结构[J]. 周旭,唐志敏. 计算机研究与发展. 2003(06)
[6]改进结构的64位CMOS并行加法器设计与实现[J]. 孙旭光,毛志刚,来逢昌. 半导体学报. 2003(02)
[7]一种新型的晶体管级改进Booth编码单元电路[J]. 卢君明,林争辉. 微电子学. 2002(03)
[8]快速乘法器中高速4-2压缩器的设计（英文）[J]. 袁寿财,朱长纯. 微电子学与计算机. 2002(04)
[9]32位定/浮点乘法器设计[J]. 于敦山,沈绪榜. 半导体学报. 2001(01)
[10]一个并行高速乘法器芯片的设计与实现[J]. 罗莉,胡守仁. 计算机工程与科学. 1997(04)
博士论文
[1]低功耗浮点乘法部件的研究与设计[D]. 周旭.中国科学院研究生院（计算技术研究所） 2005
本文编号：2922516
【文章来源】：江南大学江苏省 211工程院校 教育部直属院校
【文章页数】：87 页
【学位级别】：硕士
【部分图文】：
阵列乘法器
图 3-5 Booth 编码乘法3.2.3 修正 Booth 编码显然，采用Booth编码并没有提高乘法器的运算速度，1961年O.L.Mcsorley把B算法中的每次交叠检验乘法的两位推广到每次交叠检验三位，即著名的Booth-MacSorley算法也叫Booth2算法或修正Booth算法. 本文后面提到的 Booth 或正Booth算法都是指的这种算法。修正Booth算法每次编码时检查3位，其中2位来自当组，第3位来自高一组的最低位。实际上，每组的最低位被检查2次。这种改进Boot法能保证使部分积减少一半，从而提高了运算速度并降低了硬件复杂度。该算法在1年被L.P.Rubinfield所证明【45】。修正Booth算法根据每组的编码结果的不同来选择被乘数的倍数{0, M, -M, -2M}。电路实现时，先对补码形式的N位乘数1210Yyy... yyn n = 进行扩充符号位， 是奇数，需扩充一位附加符号位 1=nny y。然后进行分组编码，根据编码信息对被乘进行相应操作来产生部分积，部分积的总数为 ( n +1)/2。由于编码时每次取乘数的两
减少到了 177（包括符号扩展位和常数位）。这种编码方式并非没有代价的。首先编码部分需要大量逻辑，而部分积选择逻辑也比较复杂。通过减少部分积的数量节约下来的延迟和面积优势也许会被产生部分积的电路带来的延迟和面积所抵消，特别是对于位宽较小的乘法器更是如此。
【参考文献】：
期刊论文
[1]改进型booth华莱士树的低功耗、高速并行乘法器的设计[J]. 王定,余宁梅,张玉伦,宋连国. 电子器件. 2007(01)
[2]高速浮点乘法器设计[J]. 吴金,应征. 电路与系统学报. 2005(06)
[3]一种32位全定制高速乘法器设计[J]. 王田,陈健,付宇卓. 小型微型计算机系统. 2005(02)
[4]对数跳跃加法器的静态 CMOS实现(英文)[J]. 贾嵩,刘飞,刘凌,陈中建,吉利久. 半导体学报. 2003(11)
[5]一种快速的浮点乘法器结构[J]. 周旭,唐志敏. 计算机研究与发展. 2003(06)
[6]改进结构的64位CMOS并行加法器设计与实现[J]. 孙旭光,毛志刚,来逢昌. 半导体学报. 2003(02)
[7]一种新型的晶体管级改进Booth编码单元电路[J]. 卢君明,林争辉. 微电子学. 2002(03)
[8]快速乘法器中高速4-2压缩器的设计（英文）[J]. 袁寿财,朱长纯. 微电子学与计算机. 2002(04)
[9]32位定/浮点乘法器设计[J]. 于敦山,沈绪榜. 半导体学报. 2001(01)
[10]一个并行高速乘法器芯片的设计与实现[J]. 罗莉,胡守仁. 计算机工程与科学. 1997(04)
博士论文
[1]低功耗浮点乘法部件的研究与设计[D]. 周旭.中国科学院研究生院（计算技术研究所） 2005
本文编号：2922516
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