FDP FPGA芯片可编程逻辑单元建模与故障测试

发布时间：2021-04-04 04:25

　　FPGA（Field Programmable Gate Arrays）是目前广泛使用的一种可编程逻辑器件,FPGA的出现不仅使得ASIC（Application Specific Integrated Circuits）产品的上市周期大大缩短、节省大量的开发成本,还弥补了PLD和ASIC之间的空白。本文针对复旦大学微电子研究院自主设计研究的名为FDP-3的FPGA芯片,使用Verilog HDL语言对其进行建模。采用编写Perl程序把网表文件直接转化成Verilog格式文件的方法,大大减少了工作量和出现手写错误的可能。模型在ModelSim软件中进行仿真验证。通过一个具体实例,证明本文建模方法和所建模型的正确。本文的另一工作是利用所建的Verilog HDL模型对FDP-3芯片的可编程逻辑资源的测试方法进行了改进。从FPGA最小的逻辑单元开始,设计了9种测试配置和对应的测试向量对逻辑单元进行完全充分的测试。经TurboFault软件验证,对逻辑资源的测试的故障覆盖率可达100%。并且在考虑整体逻辑资源级联的基础上,这些测试配置和测试矢量理论上亦可对芯片内所有逻辑单元达到完全的测试。 

【文章来源】：复旦大学上海市 211工程院校 985工程院校 教育部直属院校

【文章页数】：72 页

【学位级别】：硕士

【部分图文】：

FPGA一3的可重复单元(TILE)互连资源图!4]

对BRAM的进行操作时，在时钟的上升沿(或者下降沿，取决于设置)的过，如果EN有效，wE信号无效，则输出端口输出地址线上地址所在的数据，这作读操作;如果EN信号有效，WE信号也有效则将输入端口的数据写入地址线中，这个称作写操作。FDP一3中的BRAM可以根据设计需要，灵活地改变地址位长度和数据位宽度BRAM工作在256K*16模式时地址线的低8位有效，数据线全部有效;当生一作在512*8模地址线低9位有效，数据线低8位有效;当工作在1024*4模式是地址线低10位有效，数据4位有效;当工作在2048*2模式是地址线低n位有效，数据线低2位有效;当工作在409式是地址线全部有效，数据线最低位有效。表2.2显示的是BRAM的不同配置模式。

9语一言己经为使用者提供了丰富的内置基本门，如入门:and，nand，Or，nor，Xor，Xnor出门:buf，not门:bufifo，bufifl，notifo，notifl、下拉电阻:p。11叩，pulldown开关:nmos，pmos开关:tranifo，tranifl些基本门，很容易对FD尸书的很多门级电路直接建模使用，下面就详细描述这些单元:管模型一3中，很多模块都采用了MOS单管作为开关使用，比作为一个方向的单倍线驱动另一个方向单倍线的开关

【参考文献】：
期刊论文
[1]FPGA逻辑测试中的器件建模方法[J]. 文全刚,刘志成,王雪瑞.  现代电子技术. 2006(16)



本文编号：3117721