一种FPGA综合过程中的测试向量生成与可测性设计方法

发布时间：2021-11-06 06:35

　　现场可编程门阵列（FPGA）目前广泛应用于各领域的数字电路系统中。其实现方式与设计流程在带来高度灵活的可配置性的同时，也使得目前相对成熟的固定型数字电路测试方法不能很好地解决FPGA芯片的测试问题。SRAM型FPGA芯片中采用可配置的SRAM，以查找表（LUT）的形式实现基本的组合逻辑功能，其中潜在故障的产生原因和表现方式都与传统逻辑门电路有所差异，本文即以此为出发点展开相关研究。在目前的应用无关的FPGA内建自测试（BIST）方法中，部分片内资源被用来实现测试辅助电路，通常单次测试配置下只考虑待测电路部分的故障检测问题，必须多组重复配置才能覆盖所有片内资源。本文以LUT自测试链方法为基础，在相同的测试开销下，提高测试方法对所有涉及片内资源的故障覆盖率，从而提高测试效率。在面向应用的FPGA测试问题上，FPGA应用电路的实现方式和故障模型使之无法直接应用传统的测试生成算法。本文以充分体现了LUT单元与逻辑门之间差异性的组合电路为研究对象，在经典测试向量生成FAN算法的框架下，针对LUT单元的结构特点进行算法扩展，使之能够应用于基于FPGA实现的组合电路。在测试向量生成算法的基础上，通过... 

【文章来源】：清华大学北京市 211工程院校 985工程院校 教育部直属院校

【文章页数】：86 页

【学位级别】：硕士

【部分图文】：

典型LE单元的结构示意图

图 1.2 显示了两种典型的 FPGA 片内布线资源结构模型。图 1.2 典型的布线资源结构示意图1.2.2 应用电路设计流程目前的 SRAM 型 FPGA 电路应用电路设计中，采用通用的流程将给定的不同电路描述编译为 FPGA 配置文件。编译算法的实现方式只与芯片类型有关，而不与具体的电路功能有关。设计流程主要包括逻辑综合（Synthesis）、装箱（Packing）、布局（Placement）、布线（Routing）和生成配置文件等阶段[15]。在逻辑综合阶段，电路描述被转化为以 LUT 和 DFF 为基本单元构成的电路网表。在此过程中，电路功能描述首先被通过逻辑分析转化为标准逻辑门电路网表，然后对其进行工艺无关的逻辑优化（technology independent optimization），最后通过工艺相关的映射（technology mapping）得到基于 LUT 和 DFF 的电路网表。通常在逻辑综合过程中会对电路深度、电路占用的逻辑单元数等方面进行优化。在装箱阶段，由 LUT 和 DFF 构成的电路网表被整合成更大的逻辑模块，即以CLB（LAB）为基本单元构成的电路网表。布局算法将电路网表中的每一个 CLB模块都与芯片 CLB 阵列中的某一个模块相关联

方法在很多情况下既昂贵又无法满足测试需求。因此，考配置的特点，有研究者提出了采用内建自测试（Built-In Self 障测试的方法。在基于 BIST 的故障测试方法中，被测 FPG被用作构建测试向量生成模块（Test Pattern Generator，TP（Output ResponseAnalyzer，ORA）或其他辅助测试的模块it Under Test，CUT）部分进行测试。常见的 BIST 结构包括ST 区域[29-32]。图 1.3 一种 FPGA 测试链结构[27]

【参考文献】：
期刊论文
[1]可编程逻辑器件的历程与发展[J]. 潘锐捷,陈彪,刘西安.  电子与封装. 2008(08)



本文编号：3479357