GSM芯片的逻辑物理综合与验证

发布时间：2022-08-06 17:19

　　GSM芯片,作为超低成本基带芯片,其自身具有较高的商业价值。而对GSM芯片成功进行逻辑物理综合与验证,是整个芯片设计的重要组成部分。本文重点研究了GSM芯片的逻辑物理综合与验证,主要包括用Talus Design进行逻辑综合,插入扫描链,用Talus Vortex进行版图规划,电源规划,布局布线,时钟束综合,用PrimeTime进行静态时序分析,用LEC进行形式验证,用Calibre进行版图验证,用Talus Rail进行Irdrop分析等。芯片经过逻辑与物理综合以及各方面的修复后,通过了各种验证。在静态时序分析方面,各种模式的时序要求都得到了满足,没有任何违规,在版图验证方面,DRC/LVS的检查都符合要求,在形式验证方面,代码与网表完全等价,在电压降分析方面,结果在允许的范围内。最终,芯片实现了流片与量产。 

【文章页数】：75 页

【学位级别】：硕士

【文章目录】：
摘要
Abstract
目录
第一章 绪论
    1.1 研究背景
    1.2 研究内容与创新
第二章 GSM芯片逻辑综合的研究与实现
    2.1 逻辑综合概述
    2.2 GSM芯片的逻辑综合
        2.2.1 导入RTL代码
        2.2.2 优化RTL代码
        2.2.3 面积优化
        2.2.4 插入扫描链
        2.2.5 时序优化
    2.3 GSM芯片的设计约束
    2.4 GSM芯片的逻辑综合后检查
    2.5 小结
第三章 GSM芯片物理综合的研究与实现
    3.1 物理综合概述
    3.2 协同设计
        3.2.1 协同设计概论
        3.2.2 协同设计的设计方法
        3.2.3 协同设计的产出
    3.3 版图规划
        3.3.1 版图规划概论与重要性
        3.3.2 版图规划的设计方法
    3.4 电源规划
        3.4.1 布满整个设计的电源网络
        3.4.2 布满标准单元区域的电源轨道
        3.4.3 单独为IP核设计的电源环或电源连接
        3.4.4 单独为片上内存设计的电源连接
        3.4.5 单独为接口电路设计的电源连接
    3.5 布局
        3.5.1 全局布局
        3.5.2 粗略布局
        3.5.3 精细布局
        3.5.4 增量布局
        3.5.5 ECO布局
        3.5.6 区域化布局
    3.6 时钟束综合
        3.6.1 时钟束约束
        3.6.2 时钟束建立
        3.6.3 时钟束优化
    3.7 布线
        3.7.1 短棒布线
        3.7.2 全局布线
        3.7.3 轨道布线
        3.7.4 细致布线
        3.7.5 布线优化
        3.7.6 布线检查
    3.8 优化
        3.8.1 添加PCI单元
        3.8.2 添加冗余通过孔
        3.8.3 添加填充单元
        3.8.4 添加mpin
    3.9 输出
        3.9.1 GDS
        3.9.2 DEF
        3.9.3 LEF
        3.9.4 网表
    3.10 小结
第四章 GSM芯片的验证
    4.1 验证技术概述
    4.2 静态时序分析
        4.2.1 建立时间检查
        4.2.2 保持时间检查
        4.2.3 过渡时间检查
        4.2.4 功能模式检查
        4.2.5 scan shift模式检查
        4.2.6 scan capture模式检查
        4.2.7 mbist模式检查
    4.3 版图验证
        4.3.1 DRC设计规则检查
        4.3.2 LVS版图与电路等价性检查
    4.4 形式验证
    4.5 电压降分析
    4.6 其他特殊检查
第五章 总结
致谢
参考文献


【参考文献】：
期刊论文
[1]数字音频广播基带解码芯片后端设计中的时序收敛方案[J]. 王国裕,李良威,陆明莹,张红升.  电子质量. 2012(02)
[2]65nm工艺下百万门级芯片的物理设计[J]. 张杰,孙大成.  中国集成电路. 2012(Z1)
[3]百万门系统级芯片的后端设计[J]. 张玲,罗静.  电子与封装. 2010(05)
[4]布线后修复时序违规的方法研究[J]. 曾宏.  中国集成电路. 2010(04)
[5]一种SoC芯片在Magma Talus下的物理实现[J]. 胡杨川.  中国集成电路. 2010(04)
[6]纳米级工艺下系统级芯片的物理设计[J]. 唐有情.  中国科技信息. 2010(05)
[7]ASIC物理设计中金属层数对芯片的影响[J]. 柏璐,聂红儿,李莉.  半导体技术. 2010(01)
[8]模拟芯片在系统公板设计的主要考虑[J]. 陈彦旭.  电子与电脑. 2009(11)
[9]深亚微米ASIC设计中的静态时序分析[J]. 廖军和,叶兵.  半导体技术. 2009(01)
[10]纳米级工艺对物理设计的影响[J]. 赵继业,杨旭.  中国集成电路. 2008(08)



本文编号：3670052