抗旁道攻击的电路逻辑和结构研究

发布时间：2023-04-25 20:41

　　随着人们对信息安全的要求越来越高,密码芯片广泛应用于智能卡、电子商务、网上银行等领域,极大地保证了系统的安全。但是近些年,一系列旁道攻击(Side-channel Attacks)方法对安全性造成了极大的威胁。这些方法包括差错分析(Fault Analysis)攻击,功耗分析(Power Analysis)攻击和电磁辐射(Electromagnetic Anaylsis)分析攻击等等。其中差分功耗分析(Differential PowerAnalysis,DPA)的威胁最大。 为此,本文在介绍灵敏放大器逻辑(Sense Amplifier Based Logic,SABL)原理的基础上,提出了一种采用全定制方法设计AES SubByte模块的方案。该方案流片采用SMIC 0.1 8um,1.8V CMOS工艺实现,工作频率约为83.3M,其面积约为0.85mm²。与基于静态互补CMOS逻辑的AES SubByte模块相比,有较好抗差分功耗分析攻击的能力。 进而,在电路逻辑基本单元的层次上,提出了一种新型抗差分功耗分析攻击的电路逻辑单元结构:差分输入差分输出时钟控制...

【文章页数】：74 页

【学位级别】：硕士

【文章目录】：
目录
图表索引
摘要
ABSTRACT
第一章 引言
    1.1 密码芯片的安全性
    1.2 电路的旁道攻击概述
        1.2.1 标准scCMOS的功耗特征
        1.2.2 旁道攻击的种类及其防御方法
    1.3 本文的研究内容和意义
    1.4 本文的章节安排
第二章 AES密码算法简介
    2.1 有限域运算基础
    2.2 AES算法
    2.3 AES算法中的主要运算
第三章 基于SABL逻辑单元的AES SUBBYTE模块及其抗差分功耗分析
    3.1 SABL逻辑单元简介
        3.1.1 SABL逻辑单元的电路结构及工作原理
        3.1.2 SABL逻辑单元中的差分下拉网络
        3.1.3 SABL逻辑单元之间的连接方式
    3.2 几种基本逻辑门的实现
        3.2.1 SABL-AND2D1逻辑门
        3.2.2 SABL-AND3D1逻辑门
        3.2.3 SABL-XOR2D1逻辑门
        3.2.4 SABL-XOR3D1逻辑门
    3.3 基于灵敏放大器逻辑的触发器SAFF
    3.4 基于SABL逻辑单元的AES SuBBYTE硬件实现
        3.4.1 AES SubByte模块的架构设计
        3.4.2 AES SubByte模块的电路实现和优化
        3.4.3 AES SubByte模块的全定制物理实现
    3.5 SABL_SUBBYTE抗差分功耗分析
    3.6 SABL_SUBBYTE芯片测试
第四章 基于DDCVSL逻辑单元的AES SUBBYTE模块及其抗差分功耗分析
    4.1 DDCVSL逻辑单元简介
        4.1.1 DDCVSL逻辑单元的电路结构
        4.1.2 DDCVSL逻辑单元之间的连接方式
    4.2 几种基本逻辑门的实现
        4.2.1 DDCVSL_AND2D1逻辑门
        4.2.2 DDCVSL_AND3D1逻辑门
        4.2.3 DDCVSL_XOR2D1逻辑门
        4.2.4 DDCVSL_XOR3D1逻辑门
    4.3 基于DDCVSL逻辑单元的AES SUBBYTE硬件实现
    4.4 基于DDCVSL逻辑单元的AES SUBBYTE电路性能和应用
    4.5 两种逻辑单元的性能分析与比较
第五章 通用设计和全定制设计相结合的AES算法IP核的VLSI实现
    5.1 通用设计和全定制设计相结合的流程
    5.2 AES IP核的硬件结构
    5.3 AES IP核的协同设计
        5.3.1 AES_controller控制模块的协同设计
        5.3.2 key_expand控制模块的协同设计
        5.3.3 endecrypt加解密模块的协同设计
        5.3.4 AES IP核顶层的协同设计
    5.4 AES IP核的数模混合VLSI实现
    5.5 AES IP核的数模混合后端实现
第六章 总结与展望
    6.1 本文内容总结
    6.2 进一步工作展望
参考文献
硕士学习期间录用和发表的学术论文
致谢



本文编号：3801026