基于四核LEON3处理器芯片的逻辑综合拓扑技术的研究与实现

发布时间：2021-04-14 04:44

　　随着集成电路技术的发展,电路的几何尺寸越来越小,综合设计的规模越来越大,互连线的延迟逐渐在关键路径中占据重要地位,支配着时序路径的延迟。传统综合过程中使用线负载模型计算互连线的延迟在现代工艺中的不准确性,使综合和后版图结果产生很大的差异。逻辑综合的拓扑技术,为提高自动布局布线前后芯片设计的结果一致性提供了一个良好的解决方案。同时,物理设计中的布线拥塞问题越来越突出,也需要对其做进一步的优化。针对以上问题,本文采用逻辑综合的拓扑技术得到优化的门级网表,并提出一种算法优化物理设计中的布线拥塞问题。在此基础上,实现了对四核LEON3处理器芯片（L4P芯片）的设计优化。首先,对L4P芯片采用逻辑综合拓扑技术进行了综合设计。逻辑综合的拓扑技术,通过在逻辑综合的过程中加入芯片的物理约束信息,精确计算互连线的延迟。经过数据准备,采用层次化的逻辑综合流程,对L4P芯片进行综合设计,并将综合结果与采用传统逻辑综合方法的结果进行对比分析。其次,提出了一种优化布线拥塞问题的算法——RCO算法。针对单核LEON3处理器芯片（LSP芯片）物理设计中出现的布线拥塞问题,在传统解决方案的基础上进行了改进和优化。通过... 

【文章来源】：北京工业大学北京市 211工程院校

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【学位级别】：硕士

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集成电路制程发展历史[4]

图 1-3 线负载模型Figure 1-3 Wire load model 1-3 所示为某工艺库中对名为 wlm_conservative 的线负载模型的描单位长度连线的电阻、电容、面积以及根据连线的扇出计算连线长于互连线 RC 网络模型的复杂性，传统的采用线负载模型计算互连方法很容易在现代工艺中产生不准确性，且这种不准确的延迟很难时做补偿。如果用对时序约束比较松弛的线负载模型，综合时使用小的单元，这时，需要多次综合和布局布线之间的反复才能最终满如果用对时序约束比较严格的线负载模型，过于加紧时序的目标，驱动能力比较大的单元，布局布线可能不能恢复失去的面积。因此之间的时序和面积的相关性（结果一致性）变得比以往更加有挑2）ASIC 物理设计中处理布线拥塞的挑战 布线是芯片物理设计中理实施任务，其要求是百分之百地完成芯片内各模块和单元之间所互连，并为满足各种约束条件进行优化。能否按照设计的需求将信

拓扑技术与后版图之间的时序关系


本文编号：3136685