基于28nm LTE模块的逻辑综合及等价性验证

发布时间：2021-08-07 18:22

　　随着IC产业的飞速发展,数字芯片设计对逻辑综合所得门级网表的性能及逻辑等价性验证效率的要求也越来越高,急需寻找合适的解决办法。基于28nm技术的工艺库,本文从一款数字芯片的LTE中选出了两个超大规模电路模块,系统比较其三种逻辑综合方式及两种逻辑等价性验证方法,最终找到最优的逻辑综合方法——DCG和最优的等价性验证方式——Hierarchy,并将设计检查引入原有的综合过程,且通过对比两个模块所得的结果,验证了本文结果的正确性。首先,借助综合工具Design Compiler,针对其中一个超大规模电路模块,采用DCG、DCT、DC三种方法实现逻辑综合。系统比较三种方式所得门级网表的功耗、面积、时序违例三项性能,最终得出DCG这种逻辑综合方式所得门级网表的性能最好,是最优逻辑综合方法的结论。DCG逻辑综合方式能够为后端提供性能更好的门级网表,可降低整个芯片的设计成本及其功耗。其次,综合过程结束后,对设计和所得结果进行了设计检查。通过检查代码设计风险、面积性能、错误报告、警告提示等十六项内容,有效的降低了设计迭代周期,节省了错误反馈时间,同时避免了综合过程中可能出现的错误,为前端代码设计、芯片... 

【文章来源】：西安电子科技大学陕西省 211工程院校 教育部直属院校

【文章页数】：104 页

【学位级别】：硕士

【文章目录】：
摘要
ABSTRACT
符号对照表
缩略语对照表
第一章 绪论
    1.1 研究背景和意义
        1.1.1 研究背景
        1.1.2 研究意义
    1.2 国内外研究现状
        1.2.1 国内研究现状
        1.2.2 国外研究现状
    1.3 研究内容
第二章 系统实现工具
    2.1 Design Compiler
        2.1.1 功能分析
        2.1.2 操作模式
        2.1.3 实现方法
    2.2 Conformal LEC
        2.2.1 功能分析
        2.2.2 操作模式
        2.2.3 实现方法
    2.3 本章小结
第三章 逻辑综合
    3.1 综述
    3.2 实现原理
        3.2.1 实现方式
        3.2.2 实现过程
    3.3 详细过程
        3.3.1 环境设置
        3.3.2 约束和优化方式设置
        3.3.3 设计读入
        3.3.4 编译执行
        3.3.5 测试电路插入
        3.3.6 结果分析
    3.4 设计检查
        3.4.1 检查内容
        3.4.2 检查结果
    3.5 本章小结
第四章 逻辑等价性验证
    4.1 综述
    4.2 实现原理
        4.2.1 展平式
        4.2.2 分层式
    4.3 详细过程
        4.3.1 环境设置
        4.3.2 设计读入
        4.3.3 关键点提取
        4.3.4 关键点匹配
        4.3.5 等价性验证
        4.3.6 调试
    4.4 结果分析
    4.5 本章小结
第五章 验证
    5.1 综述
    5.2 综合验证过程
        5.2.1 文件准备及设计读入
        5.2.2 综合编译
        5.2.3 扫描链插入
        5.2.4 设计检查
        5.2.5 结果分析
    5.3 逻辑等价性验证过程
        5.3.1 文件准备及设计读入
        5.3.2 关键点提取及匹配
        5.3.3 等价性验证
        5.3.4 调试
        5.3.5 结果分析
    5.4 本章小结
第六章 总结和展望
    6.1 总结
    6.2 展望
参考文献
致谢
作者简介


【参考文献】：
期刊论文
[1]基于模块化的数字电路优化设计研究[J]. 高兰.  中国新技术新产品. 2017(03)
[2]我国集成电路产业发展目标和“十三五”发展规划分析[J]. 王龙兴.  集成电路应用. 2017(01)
[3]片上系统高层等价性检验研究进展[J]. 胡健,李暾,李思昆.  计算机辅助设计与图形学学报. 2016(03)
[4]部分实现组合电路的等价验证优化算法[J]. 岳园,田双亮,陈秀萍.  山东大学学报(理学版). 2016(03)
[5]基于UPF的芯片低功耗设计实现[J]. 杨宇.  科技风. 2013(17)
[6]SoC逻辑综合阶段的时序收敛方法[J]. 杨松芳,杨兆青,张勇.  无线电通信技术. 2013(04)
[7]基于UPF的低功耗设计的逻辑综合[J]. 刘毅,吴秀龙,柯烈金.  电脑知识与技术. 2011(16)
[8]基于ASIC设计的手工综合研究[J]. 王小华,罗晓曙,殷严刚.  现代电子技术. 2009(20)
[9]带黑盒组合电路的等价性验证[J]. 王瑞,岳园,张自强.  微计算机信息. 2008(26)

博士论文
[1]集成电路的逻辑等价性验证研究[D]. 杨军.浙江大学 2007

硕士论文
[1]基于扫描设计的集成电路可测试性设计研究[D]. 李健铎.贵州大学 2016
[2]基于65nm的低功耗设计与等价性验证[D]. 贺京.西安电子科技大学 2013
[3]基于UPF低功耗设计下的逻辑综合与等价性验证[D]. 刘毅.安徽大学 2011
[4]基于BDD的逻辑电路验证[D]. 李智慧.宁波大学 2009
[5]Verilog门级网表解析器[D]. 罗春明.复旦大学 2009
[6]VHDL高级综合系统中组合逻辑综合的研究与实现[D]. 王文海.安徽大学 2004



本文编号：3328299