一款兼容Power架构微处理器逻辑内建自测试的设计与实现
发布时间：2021-11-11 19:55
集成电路测试是保证芯片质量的关键步骤之一,一个微不足道的故障带来的损失都可能是无法估计的,所以集成电路测试一直是集成电路领域中的一个重点研究问题。超大规模集成电路和片上系统时代的到来使得集成电路的规模和复杂度极大提升,传统的扫描路径法由于测试成本过于昂贵以及测试向量存储空间需求过大,因此在一些电路测试中很难实现。逻辑内建自测试（Logic Built-In Self-Test,LBIST）将测试系统植入芯片内部,不但简化了测试过程,降低了测试成本,缩短了测试时间,还具有可以现场测试和真速测试的优点。本文选题来源于企业工程项目,旨在为一款兼容Power架构微处理器内核的核心数字逻辑模块进行逻辑内建自测试的植入,使其满足DFT设计规则和故障覆盖率的要求（故障覆盖率达到96%以上）。本文以微处理器内核模块为测试对象,进行了LBIST预处理,根据其内部结构并考虑引入的硬件面积和测试时间,对其插入了32条扫描链,最长扫描链长度为1002,总共的待测故障点为3553661个,给出了逻辑内建自测试的基本结构,实现了逻辑内建自测试的三大功能模块:测试向量生成模块,测试控制模块以及响应压缩模块。通过采取...
【文章来源】：西安电子科技大学陕西省 211工程院校 教育部直属院校
【文章页数】：90 页
【学位级别】：硕士
【部分图文】：
三种DFT模式结构图
所以插入测试点后必须重新对电路进行 DRC 检测和 STA 检查，确保电路的正确性。电路测试点分析信息如图 3.29 所示。图3.29 电路测试点分析信息通过 RRFA 分析得到的一些可添加的测试点，对电路进行分析，防止测试点出现在关键路径、多周期路径、虚假路径和一些核心逻辑电路，减小插入测试点对电路的影响。本文按照这个原则，选取了 550 个测试点插入到 CUT 中，其中 1-control 点 200个，0-control 点 200 个，observe 点 150 个，使得故障覆盖率上升了 1%。所以在一些高覆盖率要求的电路中
西安电子科技大学硕士学位论文58图4.4 测试文件图 4.4 是 ET 的一个测试文件的一部分，其中用圈和方框包围的文件是需要准备的，方框圈起来的三个文件是源文件：XXX.v 是待测电路的网表文件；macro.v 是一些 marco 的 top 文件，用于将一些特殊模块进行旁路，本文总共有 14 个 marco 将 14个模块进行了旁路处理；library.v 文件的测试使用的库文件。圆圈圈起来的是三个配置文件，需要先了解电路信息以及测试目标然后进行各个参数的配置。图4.5 信号配置文件图 4.5 是信号配置文件，它用于对测试的结构和 pin 脚配置。首先，给出 PRPG和 MISR 的基本信息：包括它们各自的位宽，所在的位置以及反馈系数。本文的 PRPG和 MISR 均为 32 位
【参考文献】：
期刊论文
[1]相位可调可编程数字移相器的设计[J]. 杨朝霞. 自动化与仪器仪表. 2016(06)
[2]硬件复用的内建自测试结构设计[J]. 潘红兵,尹明,孙金明. 计算机测量与控制. 2015(02)
[3]一种BIST测试激励的聚类移位压缩方法[J]. 涂吉,王子龙,李立健. 计算机科学. 2014(05)
[4]一种改进的STUMPS架构[J]. 陈建慧. 无锡职业技术学院学报. 2008(04)
[5]逻辑内建自测试高故障覆盖率设计[J]. 丁琳,虞美兰. 计算机测量与控制. 2008(01)
[6]可测性设计技术的回顾与发展综述[J]. 王厚军. 中国科技论文在线. 2008(01)
[7]内建自测试相移器设计算法的优化[J]. 吴玺,刘军,刘正琼. 电子技术应用. 2007(06)
[8]基于扫描的低测试功耗结构设计[J]. 徐磊,孙义和,陈弘毅. 计算机研究与发展. 2001(12)
博士论文
[1]数字电路测试激励压缩研究[D]. 张玲.湖南大学 2013
[2]集成电路低功耗内建自测试技术的研究[D]. 王义.贵州大学 2009
[3]数字电路BIST设计中的优化技术[D]. 谈恩民.上海交通大学 2007
[4]系统级芯片（SoC）可测试性结构及其优化的研究[D]. 王永生.哈尔滨工业大学 2006
[5]面向系统芯片测试的设计优化技术研究[D]. 张弘.西安电子科技大学 2004
硕士论文
[1]一种低功耗确定性内建自测试技术研究与实现[D]. 丁秋红.大连理工大学 2016
[2]流水线功能部件的DFD/DFT设计与实现[D]. 欧阳海燕.国防科学技术大学 2013
[3]可测试性设计技术及应用研究[D]. 谢明恩.南京航空航天大学 2007
[4]基于边界扫描的测试算法和BIST设计技术研究[D]. 段军棋.电子科技大学 2004
本文编号：3489434
【文章来源】：西安电子科技大学陕西省 211工程院校 教育部直属院校
【文章页数】：90 页
【学位级别】：硕士
【部分图文】：
三种DFT模式结构图
所以插入测试点后必须重新对电路进行 DRC 检测和 STA 检查，确保电路的正确性。电路测试点分析信息如图 3.29 所示。图3.29 电路测试点分析信息通过 RRFA 分析得到的一些可添加的测试点，对电路进行分析，防止测试点出现在关键路径、多周期路径、虚假路径和一些核心逻辑电路，减小插入测试点对电路的影响。本文按照这个原则，选取了 550 个测试点插入到 CUT 中，其中 1-control 点 200个，0-control 点 200 个，observe 点 150 个，使得故障覆盖率上升了 1%。所以在一些高覆盖率要求的电路中
西安电子科技大学硕士学位论文58图4.4 测试文件图 4.4 是 ET 的一个测试文件的一部分，其中用圈和方框包围的文件是需要准备的，方框圈起来的三个文件是源文件：XXX.v 是待测电路的网表文件；macro.v 是一些 marco 的 top 文件，用于将一些特殊模块进行旁路，本文总共有 14 个 marco 将 14个模块进行了旁路处理；library.v 文件的测试使用的库文件。圆圈圈起来的是三个配置文件，需要先了解电路信息以及测试目标然后进行各个参数的配置。图4.5 信号配置文件图 4.5 是信号配置文件，它用于对测试的结构和 pin 脚配置。首先，给出 PRPG和 MISR 的基本信息：包括它们各自的位宽，所在的位置以及反馈系数。本文的 PRPG和 MISR 均为 32 位
【参考文献】：
期刊论文
[1]相位可调可编程数字移相器的设计[J]. 杨朝霞. 自动化与仪器仪表. 2016(06)
[2]硬件复用的内建自测试结构设计[J]. 潘红兵,尹明,孙金明. 计算机测量与控制. 2015(02)
[3]一种BIST测试激励的聚类移位压缩方法[J]. 涂吉,王子龙,李立健. 计算机科学. 2014(05)
[4]一种改进的STUMPS架构[J]. 陈建慧. 无锡职业技术学院学报. 2008(04)
[5]逻辑内建自测试高故障覆盖率设计[J]. 丁琳,虞美兰. 计算机测量与控制. 2008(01)
[6]可测性设计技术的回顾与发展综述[J]. 王厚军. 中国科技论文在线. 2008(01)
[7]内建自测试相移器设计算法的优化[J]. 吴玺,刘军,刘正琼. 电子技术应用. 2007(06)
[8]基于扫描的低测试功耗结构设计[J]. 徐磊,孙义和,陈弘毅. 计算机研究与发展. 2001(12)
博士论文
[1]数字电路测试激励压缩研究[D]. 张玲.湖南大学 2013
[2]集成电路低功耗内建自测试技术的研究[D]. 王义.贵州大学 2009
[3]数字电路BIST设计中的优化技术[D]. 谈恩民.上海交通大学 2007
[4]系统级芯片（SoC）可测试性结构及其优化的研究[D]. 王永生.哈尔滨工业大学 2006
[5]面向系统芯片测试的设计优化技术研究[D]. 张弘.西安电子科技大学 2004
硕士论文
[1]一种低功耗确定性内建自测试技术研究与实现[D]. 丁秋红.大连理工大学 2016
[2]流水线功能部件的DFD/DFT设计与实现[D]. 欧阳海燕.国防科学技术大学 2013
[3]可测试性设计技术及应用研究[D]. 谢明恩.南京航空航天大学 2007
[4]基于边界扫描的测试算法和BIST设计技术研究[D]. 段军棋.电子科技大学 2004
本文编号：3489434
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