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基于FPGA的Hopfield神经网络可配置硬件实现方法研究

发布时间:2017-04-16 06:10

  本文关键词:基于FPGA的Hopfield神经网络可配置硬件实现方法研究,由笔耕文化传播整理发布。


【摘要】:联想记忆是生物体大脑的重要功能。1982年由Hopfield教授提出的单层全互联的反馈网络——Hopfield人工神经网络,被广泛用于大脑联想记忆功能的模拟与研究。对于Hopfield网络的功能实现和应用通常采用基于计算机的软件仿真方法,这种方法不能真正发挥神经网络并行处理、分布存储的特点,以及自适应能力强、鲁棒性强的优势。因此,硬件实现Hopfield神经网络成为研究热点。目前,为了实现大规模的Hopfield网络,硬件实现方法主要是基于超大规模集成电路(VLSI)技术,包括采用模拟电路、数字电路或模/数混合电路设计技术。而基于FPGA的实现方法,由于具有实现方便、价格合理、设计灵活的特点,正在成为Hopfield网络硬件实现的主要方法之一。但现有的Hopfield网络硬件实现方法大多是针对某一具体应用,实现固定网络规模,同时,为了简化设计过程和降低设计难度通常采用定点运算方式,因此,缺少通用性、灵活性,难以实现高性能的人工神经网络。因此,迫切需要一种基于FPGA,能够根据需求灵活改变网络规模和运算精度的、通用的Hopfield神经网络硬件实现方法。本论文提出了一种基于FPGA的Hopfield神经网络可配置的模块化硬件实现方法。首先根据Hopfield神经网络的整体运行过程,将模型模块化;其次,采用硬件描述语言对各模块进行描述,完成模块的数字化,从而形成通用的硬件实现功能模块库;最后,在实际应用时,根据需求通过将各模块组合,就可以构造出所需的Hopfield神经网络硬件。网络的可配置通过设定通用参数完成,在构建网络时,通过传递通用参数,即可完成对网络规模、乘累加器结构和数据位宽的灵活配置。为验证该方法的有效性,本研究将MATLAB与FPGA相结合,构建了用于数字识别的Hopfield神经网络硬件测试系统。测试结果表明,本研究所提出的Hopfield神经网络的硬件实现方法具有灵活的网络规模可配置能力,也具有可以根据实际应用,灵活进行资源占用和运行速度调整的能力。系统运行速度的测试结果表明,相对于软件实现方法,硬件实现的Hopfield网络具有很高的运行速度,可以适合高速、智能信息处理的应用需求。本研究为Hopfield神经网络高级应用提供了新的方法,也可为其他类型人工神经网络的硬件实现提供有价值的借鉴。
【关键词】:联想记忆 Hopfield神经网络 FPGA 可配置 模块化
【学位授予单位】:东北师范大学
【学位级别】:硕士
【学位授予年份】:2016
【分类号】:TP183;R338.64
【目录】:
  • 摘要3-4
  • Abstract4-8
  • 1 引言8-21
  • 1.1 研究背景8
  • 1.2 人工神经网络概述8-13
  • 1.2.1 常用人工神经元模型9-10
  • 1.2.2 人工神经网络的分类10-13
  • 1.3 联想记忆人工神经网络13-17
  • 1.3.1 联想记忆13
  • 1.3.2 联想记忆人工神经网络模型13-17
  • 1.3.3 联想记忆的工作过程17
  • 1.4 Hopfield神经网络硬件实现方法研究现状17-19
  • 1.5 论文研究意义19-20
  • 1.6 论文结构20
  • 1.7 本章小结20-21
  • 2 Hopfield神经网络模型21-27
  • 2.1 网络结构21-22
  • 2.2 工作过程22-23
  • 2.3 学习算法23-26
  • 2.4 本章小结26-27
  • 3 Hopfield网络的硬件实现27-55
  • 3.1 模块划分27-28
  • 3.2 各模块的VHDL描述28-48
  • 3.2.1 浮点数设计28-30
  • 3.2.2 输入处理模块30
  • 3.2.3 学习模块30-34
  • 3.2.4 网络连接与突触权值存储模块34-37
  • 3.2.5 神经元模块37-47
  • 3.2.6 输出处理模块47-48
  • 3.3 可配置功能的实现48-50
  • 3.3.1 数据位宽可配置实现48-49
  • 3.3.2 模块端口可配置实现49
  • 3.3.3 神经元模块可配置实现49-50
  • 3.4 Hopfield神经网络的FPGA可配置模块化实现50-53
  • 3.5 本章小结53-55
  • 4 基于FPGA的硬件Hopfield神经网络系统测试55-76
  • 4.1 系统整体结构55
  • 4.2 系统实现方法55-70
  • 4.2.1 上位机界面与功能设计55-60
  • 4.2.2 通信串口设计实现60-67
  • 4.2.3 下位机功能设计67-68
  • 4.2.4 系统运行流程68-70
  • 4.3 功能测试70-73
  • 4.3.1 64 个神经元的网络的识别结果70-71
  • 4.3.2 100 个神经元的网络的识别结果71-73
  • 4.3.3 功能测试结果分析73
  • 4.4 性能测试73-75
  • 4.4.1 64 个神经元的网络性能测试结果74
  • 4.4.2 100 个神经元的网络性能测试结果74
  • 4.4.3 性能测试结果分析74-75
  • 4.4.4 性能测试结论75
  • 4.5 本章小结75-76
  • 5 结论及展望76-78
  • 5.1 论文结论76
  • 5.2 论文展望76-78
  • 参考文献78-81
  • 致谢81-82
  • 在学期间公开发表论文及著作情况82

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本文编号:310173

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